广工EDA电子技术实训报告

实训报告课程名称EDA电子技术实训学院自动化学院专业年级班别学号学生姓名指导教师2023年10月5日目录第一阶段：SOPC技术运用 1Task1：Task1Nios_II_Exercises 1Task2：驱动1602液晶显示 4Task3：DE2VGA 5Task4：基于DE2的uClinux移植及应用开发 6第二阶段：SynopsysIC设计软件入门 7Lab1-1:BasicSynthesisDesignFlow 7Lab2-1:BlockLevelDesign(UMC90) 10Lab2-2:LeakagePower.Opt.byMulti-Vt(UMC90) 16Lab2-3:DC-Topographical(UMC90) 18Lab3-1:Top-levelSynthesis 19Lab3-2:CHIP-levelSynthesis 21第三阶段：Multisim工具的使用与实验 23MultisimLab1：单级放大电路 23MultisimLab2：射极跟随器 27MultisimLab3：负反馈放大电路 29MultisimLab4：MultiSIM电路仿真实验 32MultisimLab5：串联型晶体管稳压电路 36MultisimLab6：OTL功率放大器 39MultisimLab7：集成运算放大器运用的测量 42MultisimLab8：波形发生器应用的测量 45MultisimLab9：二阶低通滤波器 51两周实训总结： 54第一阶段：SOPC技术运用Task1：Task1Nios_II_Exercises基本流程：(一).创建NiosII系统环节：打开工程文献；器件族的选择和管脚分派；新建嵌入式系统：Tools=>SOPCBuilder；系统设立：①语言设立②系统命名③器件选择④时钟设立；根据系统需求，逐个添加组件：一般一个完整的系统，组件涉及解决器、存储器、总线、系统时钟、I/O口等；设立基地址；设立主从关系；至此，例图如下：建立CPU的复位和异常地址：点击NiosIIMore“cpu”Settings方格；核对Simulation的检查盒；生成参数化解决器系统：点击Generate；回到quartusII工程文献添加新建系统组件(注意管脚要整齐排列布置)；至此，例图如下：编译工程(编译前保存原理图)；(二).软件设计环节：下载工程(下载之前要为.sof文献标记Program/Configure检测盒)；从SOPCBuilder中启动NiosIIIDE；在NiosIIIDE工作平台上，新建C/C++Application工程；选择工程模板；为C/C++应用工程添加源代码；设立系统库格式‘编译C/C++应用工程；调试代码：DebugAs->NiosIIHardware；至此，例图如下：设立适当的断点；查看变量内容和变量的值；改变外部硬件变量值，再次编译调试程序；验证程序功能；终止进程，保存文献；Task2：驱动1602液晶显示(一).1602驱动原理LCD1602控制芯片HD44780内部嵌入了字符液晶模块YM1602C，通过LCD的引脚，以高低电平组合构成HD44780指令，实现对LCD字符液晶显示的控制。LCD1602有一个业界认可的标准字符集，通过相关的指令组合，按照我们的需求，可以显示字符集中包含的字符。除了片内自带的系统字符，LCD1602还可以通过用户的软件编程，实现自定义字符的显示，如显示汉字。(二).基本流程打开quartus软件；新建工程，选择开发板类型；输入程序源代码(硬件描述语言选择自己熟悉的语言)；至此，例程如图(仅给出修改成我的名字的代码部分：ZENGLANWEIGUANGGONG)：编译程序；开发板连接到电脑；下载程序；验证功能；

Task3：DE2VGA(一).VGA显示原理VGA显示到屏幕上重要依靠显示缓冲区、控制电路和BIOS程序组成。其中控制电路重要完毕时序发生、显示缓冲区数据操作、主时钟选择和D/A转换等功能;显示缓冲区提供显示数据缓存空间;视频BIOS作为控制程序固化在显示卡的ROM中。(二).基本设计方法打开编译环境，例如quartusii；建立工程，选择目的器件、语言种类；输入工程源代码；编译工程；至此，可以看一下电路原理图，例图如下：开发板连接到电脑；下载程序；验证功能；至此，验证的功能图如下：Task4：基于DE2的uClinux移植及应用开发(一).NiosII硬件定制添加SOPC组件在QuartusII新建工程“NiosLinux”；选择目的器件EP2C35F672C6；启动SOPCBuilder；添加cpu_0(NiosII)；添加uart_0串口组件；添加epcs_controllerEPCS16控制器；添加timer_0定期器；添加Flash存储器；添加sdram_0存储器；添加jtag_uart_0调试组件；添加led_green绿LED灯；添加button_pio4位输入PIO；添加DM9000以太网控制器；至此，完毕的NiosII硬件平台例图如下；自动设立基地址：System->AutoAssignBaseAddresses；自动设立中断优先级：击System->AutoAssignIRQs；生成系统；生成PTF系统文；添加复位延时控制：Reset_Delay.v；补充锁相环PLL：SDRAM_PLL.v；保存.sof配置文献和生成.v软核verilogHDL文献；全编译：Processing->StartCompilation；把代码下载到DE2开发板上

第二阶段：SynopsysIC设计软件入门Lab1-1:BasicSynthesisDesignFlow一．启动前准备右键打开终端，输入bash sourcemy_bashrc cdSYNOPSYS cdlab1 design_vision随后会启动一个design_vision界面二．基本流程(一).查错与改错1.读入文献：读入“lab1.v”:使用主菜单“File/Read”读取“Lab1.v”,存在什么问题？-》ErrrorMessage:ver-9522.查找错误：在dc_shell-xg-g（dv命令行）里输入(注意井号前有一个空格)：man#error_no3，修改错误：（你可以使用vi编辑器打开或者其他的文献编辑器）在“output[8:0]z;”之后多加一行“reg[8:0]z;”或者“outputreg[8:0]z;”4.再次打开：“lab1.v”看看是否尚有error或者warning，假如有，是什么error或者warning?-》WarningMessage:ELAB-2925.再次改错：-》修改“always@(aorborc)begin”这行改成“always@(aorborcorsel)begin”（二）.编译与综合1.编译设计：点击dv菜单栏Design->CompileDesign综合之后，看看顶层视图，有什么发生？为什么“lab1_DW01_add_0”-》由于合成之后DC会将RTLCode内的“+”，用实际的DesignWareLibrary取代之。2.创建原理图看看综合后的结果。有多少个加法器在综合后被使用？由图知有1个(由于有用到ResourceSharing技巧)。3.查看加法器结构：选中“lab1_DO01_add_0”后点击“CreateDesignSchematic”-》由图观测可猜测是Rippleadder类型。（三）.生成报告1.生成结构报告：选中“lab1”后再点击Design->ReportDesignResources由图知，的确是rpl类型。2生成面积报告：点击dv菜单Design->ReportArea3生成时间报告：点击dv菜单Timing->ReportTiming由图知，面积是321um平方，时间是1.194ns。（四）.设定约束(本实验为时间约束)1.选择端口：在元件视图中，选择所有的输入输出端口2.设定约束：点击Attributes->OptimizationConstraaints->TimingConstraints，设立最大延迟为1然后重做9-13步，对比设定约束前后变化。(五).修改元件类型1．原理图对比：点击“CreateDesignSchematic”，看看加了约束后的加法器结构。2.加法器结构对比：加法器被综合成cla还是ripple还是bk还是pprach还是其它形式？-》由图知，加法器被综合成了pparch类型了。3.分析因素：什么因素导致这个？-》由于我们刚刚有针对Combination电路设定TimingConstraints,Tool随意帮我们挑选一个可以满足1ns以内完毕计算的加法器。4.那我们如何把这个加法器的结构改为cla类型呢？在dv命令行输入：setimplementationclar2965.结构报告对比：.点击Design->ReportDesignResources，看看加法器被DC定义为什么？-》由图知，加法器被综合成cla类型了6.面积报告对比：点击Design->ReportArea和Timing->ReportTiming，看看跟上面有什么不同？-》由图知,面积是413um。7.时间报告对比：-》由图知,时间是1.0000ns。Lab2-1:BlockLevelDesign(UMC90)工程简介(一).介绍—微波炉时间控制系统顶层设计涉及三个块：microwave，timer和display。microwave涉及一个状态机：micro_st.，用以产生控制信号；和一个loader，用以设定我们想加热的时间；cook_time[15:0]是相应timer的。timer在每个周期都会递减cook_timer，时间会在7段数码管显示出来。随着时间减少到0，LEDS将会显示“done”，以提醒加热的完毕。(二).微波炉时间控制系统规格顶层设计的输入和输出描述如下：·clk同步时钟·reser复位microwavetimer的端口。假如reset为低电平，那么设计将会复位到IDLE状态，知道它改变到高电平，timer此时重新开始工作。·cook_time就是我们想加热的时间·set_cook用以设定加热时间。当set_cook为高电平的时候，cook_time就会被置入timer。·start_cook标示加热的开始。当start_cook跳变为高电平的时候，加热开始，此时加热时间将会以每秒减1显示。·min_msb_led,min_lsb_led,sec_msb_led和sec_lab_led是7段数码管的输出，他们控制数码管的显示。二.基本流程(一).开始准备1.进入目录：unix%cdSYNOPSYS/lab2/lab2-1unix%lls-al2.检查.synopsys_dc.setup的内容：unix%more.synopsys_dc.setup3.设定DesignVision为XG模式：unix%dv4.检查库：检查searchpath，linklibrary,targerlibrary和symbollibrary。我们使用的是fsd0a_a_generic_core_wc.db.db&fod0a_b33_generic_io_wc.db作为linklibrary和targerlibrary,generic.sdb作为symbollibrary。-》先点击File->setup，假如已经修改好了，就按cancel。对比.synopsys_dc_setup的内容：more.synopsys_dc.setup5读入设计文献：.点击File–》Read，文献种类选AllFiles(.*)，点击converter.pla，点打开。牢记：副档名格式不同样的档案，在DC读取档案时，不可以一起读取！相同格式的档案如Verilog可以所有一起读取！没有个数限制。6.读入Verilog文献：点击File->Analyze–>Add，按住control键选中loader.v,microwave.v,micro_st.v,timer.v,top.v，最后select。在以下窗口的worklibrary输入“COOK_TEMP”，在点OK。点击File->Elaborate，在库里面选择“COOK_TEMP”在设计里面选择“top(verilog)”，点OK。注意：第六步做完后，请在dv命令行里输入“link”指令看看有没有错。link指令可以帮忙检查file&lib是否对的！(二).设定条件1.设定操作条件：set_operating_conditions–maxWCCON–minBCCON小插曲：输入命令的小技巧，直接在脚本了复制就行了，如下：①先找到脚本所在的文献②再选中要复制的命令：2.设定线：点击Attributes->OperatingEnvironment->WireLoad，选中G5K,点OK。再在dv命令行输入：set_wire_load_modetop3.设定期钟clk：在dv命令行输入：create_clock–nameclk–period4[get_portsclk]set_dont_touch_neiwork[get_clocksclk]set_fix_hold[get_clocksclk]set_clk_uncertainty0.1[get_clocksclk]set_clock_latency1[get_clockclk]4.查看顶层设计的视图：5.设定期钟端口的输入驱动长度：set_driving_cell–libraryfsd0a_a_generic_core_wc\-lib_cellBUFX4–pin{O}[get_portsclk]6.设定除了时钟之外的所有输入端口的驱动长度：set_driving_cell–libraryfsd0a_a_generic_core_wc\-lib_cellDFFX1–pin{Q}[remove_from_collection\[all_inputs][get_portsclk]]7．设定输出使能端：通过左键选中所有输出端口，然后点击Attribute->OperatingEnvironment->Load，输入load_of”fsd0a_generic_core_wc/DFFX1/D”.8.设定输入延迟：先选中所有输入端口，然后点击Attributes->OperatingEnvironment->InputDelay，RelativeToClock设为clk，MaxRise&Fall设为1，MinRise&Fall设为0.1，再点OK。9.设定输出延迟：先选择所有的输出端口，然后点击Attributes->OperatingEnvironment->OutputDelay，RelativeToClock设为clk，MaxRise&Fall设为1，MinRise&Fall设为0.1，再点OK。10.设定面积约束和设计规则约束在dv命令行输入：set_max_area0set_max_fanout2[all_inputs]set_max_transition0.3[all_inputs]11.检查设计：check_design–multiple_designs由图知，出现了警告。12.修改警告：把以上warning修改过来，先选中top，在点击Hierarchy->Uniquify->Hierarchy，再点OK。(三).编译前报告点击Design->ReportDesign端口报告：点击Design->ReportPort(clickonverbose)始终报告：点击Design->ReportClocks(四).编译设计1.编译设计：点击Design->CompileDesign，把Map/AreaEffort设定为high。（或者在dv命令行里输入：compile–bou–map_efforthigh–area_efforthigh）看一下，哪个设计被优化了？-》从Design最上层top开始一直到其最下层所有block所有都会被合成与最优化。2.创建电路原理图：点击“CreateDesignSchematic”按钮，看看综合后的结果。(五).生成报告和关键途径1.生成报告选中top，再点击：面积报告：Design->ReportArea，由图知：设计的单元面积为1520um2.时间报告：Timing->ReportTiming约束报告：Design->ReportConstraints(clickonverbose)看看是否所有约束都体现了？-》没有(面积约束没有出现)哪个是关键途径?-》StartPoint:test->EndPoint:timer/seclsbnextreg[0]/D2.测试关键途径：点击“CreateDesignSchematic”按钮，将会弹出顶层电路原理图的视图。如图：点击“Timing->TimingAnaysisDrive”，看第一行，这就是关键途径，如图：3.报告乘法器的时间途径：时间报告：点击“Timing->ReportTiming”，Maxpathspergroup设为10，Pathtype设为end，再点OK，如图：看看是否只有一条关键途径？-》最长的PathDelay(CriticalPath)的确只有一条，但是从ReportTiming不难发现，仍有相称多条的Path，其Delay相称逼近CriticalPath。标准报告：点击“Design–>ReportDesignHierarchy”层次报告：点击“Design->ReportReference”(六).动态功率优化与报告1.在功率优化之前，你可以先看看时间、面积、功率。如下：cellArea=1520um2，timing=4.74ns，powedynamic=71.8746uW，leakagepower=3.6718.如图：2.设定功率约束和门级功率优化：set_max_total_power0uwcompile–inc3.优化后报告：面积报告：由图知，cellarea=1547um2.时间报告： 由图知，timing=4.8013ns功率报告： 由图知，powedynamic=66.7653uW，LeakgegPower=2.6156uW.DynamicPowerImproveCapability(%)=22%.时间约束是否还奏效？-》是（Power改善许多，Timing/Area仍不太受影响）Lab2-2:LeakagePower.Opt.byMulti-Vt(UMC90)通过乘法减少功率损耗1.进入途径：unix%cdSYNOPSYS/lab2/lab2-22.查看文献：查看.synopsys_dc.setup文献，然后再通过以下命令启动DesignVision：unix%more.synopsys_dc.setupunix%dv3.执行脚本：读入设计：design_vision-xg-t>sourcescript.tcl4.功率优化前报告：面积报告：cellarea=1516um2时间报告：timing=4.7529ns功率报告：DynamicPower=100.3712uW，LeakagePower=17.1634uW.5.设定功率约束和门级功率损耗优化：set_max_total_power0nwcompile–inc6.功率优化后报告：面积报告：cellarea=1545um2时间报告：timing=4.739ns功率报告：DynamicPower=57.3657uW，LeakagePower=2.0613uW.动态功率提高比例：100%，功率损耗比例：88%时间有没有体现？-》有（功率损耗大幅改善，面积/时间仍然差不多！）注：从本实验可以看出，假如你有多重Vt的Lib，就尽量用，然后交给DC去合成，可以省下很多Power.Lab2-3:DC-Topographical(UMC90)DC-topographical1.进入途径：unix%cdSYNOPSYS/lab2/lab2-32.查看文献：unix%more.synopsys_dc.setupunix%dv如图：跟实验2-1和2-2的脚本对比，有什么不同？-》在.synopsys_dc.setup里多了一行设定：set_tcu_plus_files–max_tlupluslib/tluplus/u90.tluplus–tech2itf_maplib/tlup在script.tcl里多了一行设定：create_mw_libCOOK_MWtechnologylib/umc_90nm_1p9m126_CIC.tfopen\-mw_referce_library“lib/FSD0A_A_GENERIC_CORElib/FOD0A_B33_T33_GENERIC_IO”此外，在合成的地方改成用compile_ultra–no_auto当作合成指令，而不是compile（-no_auto表达不要做auto_ungroup功能）。3.进入DVopo模式：unix%dv-topo4.执行脚本：创建Milkway，以及读入设计、设定约束、综合：design_vision-topo>sourcescript.tcl5.综合后报告面积报告：cellarea=1448um2时间报告：timing=4.74ns功率报告：DynamicPower=68.8490uW，LeakagePower=3.0136uW.综合的结果跟实验2-1和2-2有什么不同？-》本实验做出来的数据表达，假如你是用SynopsysAPR(ex：ICCompiler/Astro)软体画Layout，当Layout完毕后，在Timing方便其效能也能达成约3.36ns之等效能！我们从实验2-1可知，使用不准的WLM来做设计，实在太过悲观，NetDelay计算过大，这回照成你在做设计时，往往会误认为自己做的结果太差，无法达成预期效能而重做或花时间再修改架构，而导致无谓的时间浪费！此外，使用DC-TFlow也会使Power分析出来的结果较为对的！相比之下，WLM所估的Power完全没有参考依据。Lab3-1:Top-levelSynthesis一．前期工作1.进入目录：unix%cdSYNOPSYS/lab3/lab3-12.查看实验：unix%cddesignunix%viCS.vunix%viCHIP.v3.改变目录到syn_dc和查看所有的tcl文献unix%cdSYNOPSYS/lab3/lab3-1/syn_dcunix%vi00_run.tcl(运营所有script文献)unix%vi01_import.tcl(输入所有设计和核级约束)unix%vi02_compile.tcl(变异设计和在XG模式下DFT约束)unix%vi03_output(保存所有script文献)二．运营脚本完毕综合1.改变目录到综合运营目录：unix%cdrun2.执行所有脚本文献完毕实验：unix%dv-f../00_run.tcl|teerun.logdc_shell-xg-t–f../00_run.tcl|teerun.log注：假如机器太慢，建议直接读取cs_syn.ddc档案，然后继续第六步！方法：点击File->Read，选择cs_syn.ddc，点open。3.检查面积、时间检查面积：Design->ReportArea，如图，cellarea=273011.585824um2检查时间：Timing->ReportTiming，如图，CHIPTiming=19.88ns，CORETiming=19.90ns注：假如CORETiming跟CHIPTiming相差比较大，表达CHIPBoundaryConstraint需再加强。这样才干将此CHIP_dc.tcl档案交给APRTool,当作APR时要给的Constraint档案。三．时许仿真(模拟)1.改变目录到Pre-Sim目录：unix%cdsynopsys/lab3/lab3-1/tbench/presim2.链接综合输出结果s_syn.vg和chip.sdf到pre-layout模拟：unix%ln–s../../syn_dc/run/cs_syn.vg.unix%ln–s../../syn_dc/run/chip.sdf.3.查看tench文献和sdf文献：initial$sdf_annotate(chip.sdf,chip);4.开始模拟综合结果。函数是否能通过？unix%ncverilogtestfixture.vcs_syn.vg–v../tpz973g.v+access+rLab3-2:CHIP-levelSynthesis一．前期工作1.进入目录：unix%cdSYNOPSYS/lab3/lab3-22.写芯片模块unix%cdsyn_dcunix%viCHIP.v在这个例程中有什么输入输出pad单元被使用？-》InputPadCell:PDIDGZ，OutputPadCell:PD008CDG在这个历程中有什么输入输出pad单元名字？-》InputCellName:ipad_clk,ipad_reset,ipad_si,ipad_se,ipad_x7~ipad_x10;OutputCellName:opad_Y9~opad_Y0,opad_so3.调用DesignVision的XG模式：unix%cdrununix%dv4.查看01_import.tcl脚本文献，如图：跟实验3-1的01_import.tcl文献有什么不同？-》lab3-1是切换到top-level（CS），准备给予Top-levelconstraints(CORE_dc.tcl)lab3-2是切换到chip-level(CHIP),准备给予CHIP-levelconstraints(CHIP_dc.tcl)5.查看02_compile.tcl脚本文本，如图：跟实验3-1的02_compile.tcl文献有什么不同？-》第一点： lab3-1是切换到top-level（CS），准备从top-level作Synthesis lab3-2是切换到chip-leves(CHIP)，准备从chip-leves作Synthesis第二点： lab3-2比lab3-1多了下列几行： set_dont_touch[get_cellsipad*] set_dont_touch[get_cellsopad*](由于本范例的CHIP.v所有Input/outputpadCellName分别是用ipad/opad开头，因此不用下太多行的set_dont_touch指令！此乃技巧处！)6.查看03_output.tcl脚本文献，如图：跟实验3-1的03_output.tcl文献有什么不同？-》lab3-1是做Top-levelSynthesis，所以Chip-level存档还要再还给Chip-levelConstraint(CHIP_dc.tcl)，否则Chip-level而言是没有任何的Constraints,sdf存档时就会有问题！二．运营所有的脚本文献来结束综合1.执行所有的脚本文献结束实验：dc_shell-xg-t>source../00_run.tcl注：假如机器太慢，建议直接读取cs_syn.ddc档案，然后继续第八步。方法：点击File->Read，点选cs_syn.ddc，点open。2.芯片级综合检查面积：Design->ReportArea，如图，cellarea=265683.527292um2检查时间：Timing->ReportTiming，如图，timingslack=0.01ns，也即CHIPTiming=19.90ns.综合的结果是否跟实验3-1相同？-》是，面积小一些，Timing同样是meet的！但唯一不同的是Chip-level比较方便又简朴，可以不用写Top-levesconstraints（例如CORE_dc.tcl）.3.“cs_syn.ddc”、“cs_syn.vg”、“chip.sdf”、“chip_syn.spf”是否还存在？假如它们还存在，你可以退出设计编译。三．时许仿真1.改变目录到Pre-Sim目录：unix%cdSYNOPSYS/lab3/lab3-2/tbench/presim2.在pre-layout仿真中，把综合输出结果链接到s_syn.vg和chip.sdf：unix%ln–s../../syn_dc/run/cs_syn.vg.unix%ln–s../../syn_dc/run/chip.sdf.3.查看bench文献和sdf文献：initial$sdf_annotate(chip.sdf,chip);4.开始仿真综合结果。函数是否通过？unix%vcs–Rtestfixture.vcs_syn.vg–v../tsmc18.v–v../tpz973g.v

第三阶段：Multisim工具的使用与实验MultisimLab1：单级放大电路一、实验目的1、熟悉Multisim9软件的使用方法。2、掌握放大器静态工作点的仿真方法及其对放大器性能的影响。3、学习放大器静态工作点、电压放大倍数、输入电阻、输出电阻的仿真方法，了解共射极电路特性。二、虚礼实验仪器及器材双踪示波器信号发生器交流毫伏表数字万用表三、实验环节1.电路原理图25.静态数据仿真仿真数据（对地数据）单位：V计算数据单位：V基极集电极发射极VbeVceRp2.843986.087492.213100.630883.8743911kΩ26.动态仿真一波形：相位区别：红色线(输出电压)幅度比较大，青色线(输入电压)幅度比较小。27.动态仿真二(1).RL为无穷数据记录：仿真数据（单位：mV）计算Vi有效值V0有效值Av9.993368.100136.836波形：(2).RL为5.1kΩ和330Ω数据记录：仿真数据（单位：mV）计算RLViV0Av5.1KΩ9.9737184.68218.517330Ω9.99822.5202.252波形图：(3).V0变化(以RL=330Ω为例，滑动变阻器调节前其波形图见上右图)VbVcVe画出波形Rp增大1.43742V(减小)9.77341V(增大)833.30070mV(减小)Rp减小2.40513V(增大)7.24332V(减小)1.78037V(减小)28.动态仿真三(1).测量输入电阻Ri仿真数据（单位：mV）计算信号发生器有效电压值万用表的有效数据Ri9.9746.63410.130KΩ(2).测量输出电阻R0仿真数据（单位：mV）计算VLV0R0130.852259.8975.030KΩ29.思考题(1).电路图：(2).去掉R7之前输出波形(200mV/Div)：去掉R7之后输出波形(100mV/Div)：(3).这是虚拟电阻（都带有_VIRTUAL），由于只有虚拟电阻才干更改其阻值！同样，电容，电感，三极管等等元件，只有虚拟元件才干更改其参数。MultisimLab2：射极跟随器一、实验目的1、熟悉Multisim9软件的使用方法。2、掌握放大器静态工作点的仿真方法及其对放大器性能的影响。3、学习放大器静态工作点、电压放大倍数、输入电阻、输出电阻的仿真方法，了解共射极电路特性。4、学习Multisim9参数扫描方法5、学会开关元件的使用二、虚礼实验仪器及器材双踪示波器信号发生器交流毫伏表数字万用表三、实验环节1.电路原理图12.静态工作点仿真(Re=1.8KΩ)VbVcVeIe=Ve/Re9.00664V12.00000V8.33900V4.6328mA14.测量电压放大倍数Vi(单位：V)VO(单位：V)Av=VO/Vi3.0002.9240.974715.测量输入电阻VsViRi=Vi*Rs/(Vs-Vi)3.000V2.802V72.2KΩ16.测量输出电阻VO(就是开关打开时)VL(就是开关闭合时)RO=（VO-VL）*RL/VL1.9931.985V7.2Ω17.思考与练习1.电路图：输入(下面)输出(上面)波形：2.射极跟随器的性能和特点(1).性能：可以起到隔离前后电路的作用；(2).特点：它是一个电压串联负反馈放大电路，它具有输入阻抗高，输出阻抗低，输出电压可以在较大范围内跟随输入电压作线性变化以及输入输出信号同相等特点。MultisimLab3：负反馈放大电路一、实验目的1、熟悉Multisim9软件的使用方法。2、掌握负反馈放大电路对放大器性能的影响。3、学习负反馈放大器静态工作点、电压放大倍数、输入电阻、输出电阻的开环和闭环仿真方法。4、学习掌握Multisim9交流分析5、学会开关元件的使用二、虚礼实验仪器及器材双踪示波器信号发生器交流毫伏表数字万用表三、实验环节1.电路原理图2.当信号发生器V2=3mV时，输出波形刚好不失真3.直流工作点分析(1).空载三极管Q1三极管Q2VbVcVeVbVcVe3.716297.164603.076823.413894.502642.76222(2).有载三极管Q1三极管Q2VbVcVeVbVcVe3.716297.164603.076823.413894.502642.762224.交流测试RL（图中R11）Vi(有效值)V0(有效值)Av开环RL=无穷（S2打开）2.980mV0.975V327.215RL=1.5k（S2闭合）2.999mV327.526mV109.212闭环RL=无穷（S2打开）2.999mV61.519mV20.513RL=1.5k（S2闭合）2.999mV54.909mV18.3095.负反馈对失真的改善在开环情况下适当加大Vi的大小，使其输出失真，记录波形闭合开关S1，并记录波形波形6.测试放大频率特性开环闭环图形图形fLfHfLfH215.4435Hz348.0701kHz169.7521Hz1.7276MHz7.思考题(1).输出波形(2).幅频特性(3).上限截止频率(由图知fH=1.3991MHz)MultisimLab4：MultiSIM电路仿真实验一、实验目的1、了解MultiSIM电路仿真的一般环节2、仿真RC电路和迟滞电压比较器电路3、仿真计数器和数码管显示电路4、运用MultiSIM的交互式仿真手段，模拟实际按键操作二、实验环境MultiSIMv9.0、Windows2023professional、PC机三、实验内容1.设计原理图3.(1).计算R、C值经计算，为了最小复位高电平（>4.5V）连续时间>250ns，所需的R=10KΩ，C=1uF.(2).电容充放电特性(瞬态分析图形)(3).切换J2状态时(上电复位)数码管归零4.(1).迟滞比较器输入输出特性由图可知，两个门限电压约是-UT=-1.5V，+UT=+1.5V。(2).切换J1(即选择迟滞比较器的输出作为计数器的触发源)数码管变化(缓慢的加法计数，但比V2要快)5.(1).移去上述正弦信号源，移去电容C2数码管(开关J3合上一次，数码管就计1)：示波器(开关J3合上时低电平，打开时高电平)：(2).移去上述正弦信号源，连接电容C2数码管(开关J3合上一次，数码管就计1，但合上之前的打开状态要足够长)：示波器(合上J3时低电平，打开时高电品，但下降即放电快，上升即充电满)：(2).比较两种方法，得出如下结论：切断C2时波形变化类似方波，高低电平是立即发生的，不能消除按键抖动；连接C2时波形变化有一定倾斜，说明电容起到了延迟的作用，可以消除按键抖动，但两种方法的输出都是矩形波。6.思考题(1).修改计数器电路，使得不显示高位的零：运用灭零输出电路(2).如图：示波器：数码管：由图知，切断R3后输入电压同样是倾斜上升的，有延迟作用，能起到消除按键抖动的作用。

MultisimLab5：串联型晶体管稳压电路 一、实验目的1、熟悉Multisim9软件的使用方法。2、掌握单项桥式整流、电容滤波电路的特性。3、掌握串联型晶体管稳压电路指标测试方法二、虚礼实验仪器及器材双踪示波器、信号发生器、交流毫伏表、数字万用表等仪器、晶体三极管3DG6×2(9011×2)、DG12×1(9013×1)、晶体二极管IN4007×4、稳压管IN4735×1三、知识原理要点直流稳压电源原理框图如图所示。四、实验原理五、实验内容与环节1.整流滤波电路测试原理图：电路形式UL（V）UL（V）ul波形RL=240Ω13.04221.888RL=240ΩC=47Oμf20.32321.814RL=120ΩC=470μf21.79319.6792.测量输出电压可调范围范围：5.964V--9.913V，当R6调到15%时U0＝9V3.测量各级静态工作点(单位：V)T1T2T3UB（V）8.382356.254704.92847UC（V）12.758998.382358.38235UE（V）7.690967.430914.273734.测量稳压系数S测试值（IO＝100mA）计算值U2（V）UI（V）UO（V）S1412.6396.138S12＝18.389S23＝17.0791614.6086.191816.5836.239六、思考题1.桥式整流电路特点：负载上电压和电流方向始终不变，输出电流平均值比较高，脉动系数小。电容滤波电路特点：简朴易行，输出电压平均值高，合用于负载电流较小且其变化也较小的场合。2.计算稳压电路：(1).稳压系数S:S=(△UO/UO)/(△UI/UI).(2).输出电阻RO：RO=△UO/△IO.3.出现故障及其排除方法：(1).纹波电压的测量用示波器测量波动范围值，该值就是纹波电压。(2).在测量各级静态工作点时调节R6不能同时满足UO=9V,IO=100mA把R7阻值改为40欧姆，R1阻值改为200欧姆。

MultisimLab6：OTL功率放大器 一、实验目的1、熟悉Multisim9软件的使用方法。2、掌握理解功率放大器的工作原理。3、掌握功率放大器的电路指标测试方法二、虚礼实验仪器及器材双踪示波器、信号发生器、交流毫伏表、数字万用表等仪器、晶体三极管2N3906，2N3904，1N3064等三、实验环节1.电路原理图2.静态工作点的调整当R2调到40%，R1调到60%时，有如下示数：Ic1=5.525mA,Ic3=1.443mA，U12=2.50623VQ1Q2Q3Ub3.23293V1.74229V829.24548mVUc5.00000V0.00000V1.74229VUe2.50623V2.50623V152.77543mV3.最大不失真输出功率由图知，UO=990.863/1.414mV，故最大不失真输出功率为：0.0614W(信号发生器大小为20mV时)4.效率η由图得，直流电源供应平均电流Idc是35.803mA，即PE=UCC*Idc=0.035803*5W=0.1794W，故效率为POM/PE=0.0614/0.1794=34.2%。5.输入灵敏度此时，最大输入信号Vi=28mV。6.频率响应的测试Ui=20mVfLfH通频带F(Hz)210.11493.3567M3.1466MU0(V)Av四、思考题1.上面已计算。2.功率放大电路特点：可以向负载提供足够的信号功率的放大电路，而不是单纯追求输出高电压。测量方法：先设立好静态工作点，然后通过调节信号大小求出最大不失真输出功率，最后作频率分析，做出频率特性曲线，求出上下截至频率。MultisimLab7：集成运算放大器运用的测量 一、实验目的1、熟悉Multisim9软件的使用方法。2、掌握理解集成运算放大器的工作原理。3、掌握集成运算放大电路的基本运算关系及基本测量方法。二、虚礼实验仪器及器材双踪示波器、信号发生器、交流毫伏表、数字万用表等仪器、集成电路741三、实验原理与环节1.电路原理图2.静态测试运放管脚1234567静态电压无483.24574uV-546.54561u