电子线路设计、测试与实验（二）-华中科技大学中国大学mooc课后章节答案期末考试题库2023年

电子线路设计、测试与实验（二）_华中科技大学中国大学mooc课后章节答案期末考试题库2023年可以通过新增以下哪些类型文件添加ChipScope调试IP核（）

参考答案:

ChipScopeDefintionandConnectionFiles_IP

同步可预置数的可加/减4位二进制计数器74LS191芯片组成下图所示电路。各电路的计数长度M为多少？【图片】

参考答案:

31

已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，请问该计数器至少需要多少位

参考答案:

27

采用ChipScopeILAIP核观测计时、校时模块的分钟计数规律，触发时钟信号选择频率为1Hz的秒信号，若需通过ChipScopeAnalyzer的窗口采集一次数据，完整地观测到分钟的计数规律，那么数据采集深度应该选择

参考答案:

8192_4096

4LS10的中单个与非门多余入端的处理方法正确的是【图片】

参考答案:

与Vcc接在一起_接+5V

用双踪示波器观察3个以上波形，分两次观测。具体做法如下,做法是正确的：【图片】

参考答案:

_

Verilog语言中子模块引用时只能以实例的方式嵌套在其他模块内，嵌套的层次没有限制

参考答案:

正确

HDL在执行方式上总体是以并行的方式工作的

参考答案:

正确

CC4011的中单个与非门多余入端的处理方法正确的是【图片】

参考答案:

与VDD连接在一起_接+5V

在组合逻辑电路的设计中，下面哪些verilogHDL语句形式是可行的？

参考答案:

条件语句：if…；elseif…；elseif…；else…；_多路分支语句：case（…）…；…；…；default：…;endcase_条件语句：if…；else…；_循环语句结构:for(…;…;…)statement;

三态门输出高阻状态时，下列说法正确的是（）

参考答案:

相当于悬空_对下级电路无任何影响

使用电阻只要用对电阻值就可以了。

参考答案:

错误

在TTL电路中通常规定逻辑1电平额定值为5V。

参考答案:

错误

Verilog语言中对同一子模块实例化时模块端口可以既采用位置关联，也采用名称关联两种不同的方法混用

参考答案:

错误

已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，请问该计数器至少需要多少位？（）

参考答案:

27

Verilog基本语法中通常表示不确定的逻辑状态和高阻态的符号分别是

参考答案:

x和z

下面几种逻辑门中，可以用作双向开关的是

参考答案:

CMOS传输门

通过层次调用的方式来实现较为复杂的电路逻辑时，可采用端口对应的方式来完成层次调用，如果底层模块里头有顶层模块里头不需要的输出信号时，可以在引用的端口名表项的地方不关联顶层的变量

参考答案:

正确

assign语句只能描述组合逻辑

参考答案:

正确

对于通过verilogHDL描述电路时有时会使用到case语句，对于case语句，如果在其中一个分支下面需要描述的语句多于一条，正确的处理方式是

参考答案:

使用begin...end方式进行区域限定操作

本课程中，使用Tek示波器，其ACQUIRE获取设定应尽量保持“平均值”模式。

参考答案:

错误

6位7段数码管动态显示模块如图1，要求人眼看到所有数码管同时显示各自对应的数字，控制数码管位选信号的动态扫描时钟信号频率约为多少（）【图片】

参考答案:

1kHz

如果示波器内外自检都正常，那么观测信号时就不必关心触发信源设置了

参考答案:

错误

下面哪些工具可以用于描述组合逻辑电路的逻辑功能

参考答案:

波形图_HDL_卡诺图_逻辑函数表达式

用触发器设计一个输出为1，3，8的电路，需要几个触发器

参考答案:

2

时序逻辑电路在结构上

参考答案:

必须有存储电路

关于触发电平的设置正确的说法是

参考答案:

触发电平设置在触发源信号幅度范围内，具体值不重要。

Verilog语言中对同一子模块实例化时模块端口可以位置关联和名称关联两种不同的方法混用

参考答案:

错误

Rigol示波器中要将波形显示切换成XY模式，是在水平控制菜单中的“时基”项。

参考答案:

正确

视频中的信号发生器最大衰减选择档标值是60Hz。

参考答案:

错误

下图的三个信号都是同源的，通过双路示波器同时观察CP和1Q，触发源设置正确的是【图片】

参考答案:

设置为上升沿触发_将1Q接入的通道设置为触发源

电解电容使用时不仅要注意其电容值，还需要注意其极性与耐压值。

参考答案:

正确

关于CC4027说法正确的是【图片】

参考答案:

SD=1,RD=0时Q=1_SD=0,RD=1时Q=0_SD=0,RD=0时计数

TTLOC门（集电极开路门）的输出端可以直接相连，实现线与。

参考答案:

正确

有如下一个描述电路的verilogHDL程序段always@(aorborcordortmp1ortmp2)begintmp1<=a&b;tmp2<=c|d;y<=tmp1|tmp2;end初始值a=0，b=1，c=0，d=0，tmp1=0，tmp2=0，y=0如果这个时候发生变化a=1，请推算变化稳定后的tmp和tmp2，y的值是

参考答案:

1,0,1

关于74LS74触发器说法正确的是【图片】

参考答案:

SD=0,RD=1时Q=1_SD=1,RD=1,CP=0时Q不变_SD=1,RD=0时

Q=0

and是Verilog语法中预先定义了的门级原型

参考答案:

正确

现在定义了一个1位的加法器addbit（ci，a，b，co，sum），模块的结果用表达式表示为{co，sub}=a+b+ci，其中a,b为两个加数，ci为来自低位的进位，sum为和，co为向高位的进位，如果以此1位加法器构建四位加法器，同时定义顶层模块中的端口信号和中间变量的定义：output[3:0]result;//4位输出结果outputcarry;//进位输出input[3:0]r1,r2;//两个4位加数inputci;//来自低位的进位信号wire[3:0]r1,r2,result;//线型类型定义wireci,carry,c1,c2,c3;//线型类型定义和中间变量下面通过层次调用的方式进行逻辑实现中的表达式正确的是

参考答案:

addbitU0(ci,r1[0],r2[0],cl,result[0])

Verilog语法中通过拼接运算符{}来将两个小位宽的数据组合成大位宽的数据

参考答案:

正确

数字频率计采用4个数字的BCD码计数器，若采样时间0.01s,那么它能够测量的最大频率是多少

参考答案:

999.9KHz

数字频率计设计示例中的测频计数模块共有多少个状态（）

参考答案:

3

verilog语法中，间隔符号主要包括

参考答案:

换页符_换行符_TAB键_空格符

数字钟的设计实验示例中，采用了分层次、分模块的设计方法，请问示例实现中共分为几层次？

参考答案:

5

在课程内容中，讲解过的正确的层次调用方法有

参考答案:

端口名对应调用方式_位置对应调用方式

verilogHDL中对于变量的定义一般有wire和reg两种，若a为wire型，b为reg型，其余信号不确定，所有信号位宽都是一位的，下面的描述错误的是

参考答案:

assignb=a

如图，CC4027芯片的电源VDD，和VSS应该分别接【图片】

参考答案:

+5V,0V

always模块只能描述时序逻辑

参考答案:

错误

为减小频率计的测频误差，测频计数时间越短越好

参考答案:

错误

一个5位二进制加法计数器，初始状态为00000，经过201个输入脉冲后，计数器的状态为

参考答案:

01001

74LS161构成分频电路如图所示，分频比为【图片】

参考答案:

1：63

图示电路是可变进制计数器。试分析当控制变量A为0和1时，电路分别为进制计数器。【图片】

参考答案:

10、12

n进制计数器的每一种状态都被编码为对应的n位二进制整数

参考答案:

正确

使用CC4027实现模4可逆法器时，用示波器观察信号的时候，触发斜率设置说法正确的是【图片】

参考答案:

实现加法的时候设置为下降沿触发_实现减法的时候设置为上升沿触发

如图74ls74xinpiande电源Vcc，和GND应该分别接【图片】

参考答案:

+5V，0V

数字频率计中的BCD计数器模块的三个工作状态：清零、计数、和锁存状态中的锁存状态主要起什么作用

参考答案:

保持计数器的计数输出不变，以便显示模块载入显示

Verilog语言引用的子模块可以是一个设计好的Verilog模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块

参考答案:

正确

10进制计数器模块在数字钟系统中可作为以下哪些模块的子模块

参考答案:

定时模块_校时、计时模块_60分计数器

6位7段数码管动态显示控制模块如图1，要求人眼看到所有数码管同时显示各个数码管各自对应的数字，数码管位选信号的扫描时钟频率约为多少【图片】

参考答案:

1KHz

数字钟的设计实验示例中，采用了分层次、分模块的设计方法，请问示例实现中共分为几层次

参考答案:

5

下面哪个逻辑关系运算是复合逻辑运算

参考答案:

与非运算

在利用卡诺图法进行化简时，对于无关项的处理，根据需要可以当“0”处理，也可当“1”处理

参考答案:

正确

在对数字钟计时、校时模块进行仿真时，设秒信号的周期为10ns，若要观察24时制计数是否正确，那么在复位信号无效，计时使能信号有效的情况下，仿真需运行多长时间

参考答案:

864us

已知某verilog仿真测试文件时钟信号描述如下：parameterPERIOD=10;alwaysbeginCLK=1'b0;#(PERIOD/2)CLK=1'b1;#(PERIOD/2);end且该verilog文件顶部有如下代码：`timescale1us/1ns，则模拟仿真时钟周期是（）

参考答案:

10us

面包板插板用信号连接线金属裸露的剥头长应为6~8mm。

参考答案:

正确

在利用卡诺图法进行化简时，必须使用最小项

参考答案:

错误

将某时钟频率为32MHz的CP变为4MHz的CP，需要个二进制计数器

参考答案:

3

同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路

参考答案:

没有统一的时钟脉冲控制

时序逻辑电路特点中，下列叙述正确的是

参考答案:

电路任一时刻的输出与输入信号和电路原来状态均有关

Verilog语言中子模块引用时只能以实例的方式嵌套在其他模块内，嵌套的层次没有限制。

参考答案:

正确

在下图所示电路中，逻辑门GM输出的高、低电平符合VOH≥3.2V，VOL≤0.25V。所有的反相器均为74LS系列TTL电路，输入电流IIL≤-0.4mA，IIH≤20μA。VOL≤0.25V时的输出电流的最大值为IOL（max）=8mA，VOH≥3.2V时的输出电流的最大值为IOH（max）=-0.4mA，GM的输出电阻可忽略不计。计算GM可驱动的反相器的个数为【图片】

参考答案:

20

在下图所示由74系列或非门组成的电路中，逻辑门GM输出的高、低电平符合VOH≥3.2V，VOL≤0.4V。或非门每个输入端的输入电流IIL≤-1.6mA，IIH≤40μA。VOL≤0.4V时的输出电流的最大值IOL（max）=16mA，VOH≥3.2V时的输出电流的最大值为IOH（max）=-0.4mA。GM的输出电阻可忽略不计。计算GM可驱动的或非门的个数为【图片】

参考答案:

5

4000系列CMOS器件的电源电压范围为

参考答案:

3V~15V