计算机专业基础综合(计算机组成原理)模拟试卷4

计算机专业基础综合（计算机组成原理）模拟试卷4（总分：56.00，做题时间：90分钟）一、单项选择题（总题数：24，分数：48.00）单项选择题1-40小题。下列每题给出的四个选项中，只有一个选项是最符合题目要求的。（分数：2.00）解析：下列关于相联存储器的说法中，错误的是（）。（分数：2.00）相联存储器指的是按内容访问的存储器在实现技术相同的情况下，容量较小的相联存储器速度较快相联存储器结构简单，价格便宜丿在存储单元数目不变的情况下，存储字长变长，相联存储器的访问速度下降解析：解析：此题考查相联存储器的基本概念。3•下列关于DRAM和SRAM的说法中，错误的是（）。I.SRAM不是易失性存储器，而DRAM是易失性存储器DRAM比SRAM集成度更高，因此读写速度也更快III•主存只能由DRAM构成，而高速缓存只能由SRAM构成IV.与SRAM相比，DRAM由于需要刷新，所以功耗较高（分数：2.00）II、III幕口VI、III和VI、II和IIII、II、III和V丿解析：解析：SRAM和DRAM都属于易失性存储器，掉电就会丢失，故I错误。SRAM的集成度虽然更低，但速度更快，因此通常用于高速缓存Cache，故II错误。主存可以用SRAM实现，只是成本高，故III错误。与SRAM相比，DRAM成本低、功耗低，但需要刷新，故V错误。某机字长32位，主存容量1MB，按字编址，块长512B，Cache共可存放16个块，采用直接映射方式，则Cache地址长度为（）。（分数：2.00）11位丿13位18位Cache地址20位Cache地址解析：解析：主存地址中除去主存字块标记的部分就是Cache地址，结构如下所示:娄中，块长512娄中，块长512B，主存按字（32位）编址，512B/4B=128=27，即块内字地址7位；Cache共可存放16个块，采用直接映射方式，24=16，即Cache字块地址4位。故Cache地址共4+7=11位，选A。在Cache和主存构成的两级存储体系中，Cache的存取时间是100ns，主存的存取时间是1000ns。如果希望有效（平均）存取时间不超过Cache存取时间的15%，则Cache的命中率至少应为（）。（分数：2.00）90%98%95%99%丿解析：解析：设Cache命中率为a，则（1000+100）（1-a）+100aW115，解得a三0.985，故至少为99%。6•下列关于Cache写策略的论述中，错误的是()。(分数：2.00)全写法(写直达法)充分保证Cache与主存的一致性采用全写法时，不需要为Cache行设置“脏位/修改位”写回法(回写法)降低了主存带宽需求(即减少了Cache与主存之间的通信量)多处理器系统通常采用写回法丿解析：解析：采用全写法时，主存一Cache数据始终一致，被替换的Cache行不必写回主存，所以不需要为Cache行设置“修改位”。对安全性、可靠性要求高，不允许有主存一Cache数据不一致现象发生的计算机系统，它的Cache必须采用全写法。7•假定用若干个8KX8位的芯片组成一个32KX32位的存储器，则地址41F0H所在芯片的最大地址是()。(分数：2.00)0000H4FFFH5FFFH丿7FFFH解析：解析：用8KX8位的芯片组成一个32KX32位的存储器，每行中所需芯片数为4,每列中所需芯片数为4,各行芯片的地址分配如下：第一行(4个芯片并联)：0000H一1FFFH第二行(4个芯片并联)：2000H一3FFFH第三行(4个芯片并联):4000H一5FFFH第四行(4个芯片并联):6000H一7FFFH故，地址为41F0H所在芯片的最大地址即5FFFH。某机器采用四体低位交叉存储器，现分别执行下述操作：(1)读取6个连续地址单元中存放的存储字，重复80次：(2)读取8个连续地址单元中存放的存储字，重复60次：则(1)、(2)所花时间之比为()。(分数：2.00)TOC\o"1-5"\h\z1：12：14：3丿3：4解析：解析：假设存储器的存取周期为T：在(1)的情况下，连续读取6个存储字需时T+(6—l)X(T/4)=2.25T，但存放连续字中第一个字的存储器需到3T时间后才能进行下一轮读取，故(1)共需时3TX(80—1)+2.25T=239.75T。同理，在(2)的情况下，一轮读取需时T+(8—l)X(T/4)=2.75T，但开始下一轮读取需3T时间后，故(2)共需时3TX(60—1)+2.75T=179.75T。综合上述分析，(1)、(2)所花时间之比约为4：3。某计算机的存储系统由Cache一主存系统构成，Cache的存取周期为10ns，主存的存取周期为50ns。在CPU执行一段程序时，Cache完成存取的次数为4800次，主存完成的存取次数为200次，该Cache一主存系统的效率是()。(设Cache和主存不能同时访问。)(分数：2.00)A.0.833丿B.0.856C.0.958D.0.862解析：解析：命中率=4800/(4800+200)=0.96，平均访问时间=0.96X10+(1-0.96)X(10+50)=12ns，故效率=10/12=0.833。某机字长32位，主存容量1MB，按字编址，块长512B，Cache共可存放16个块，采用直接映像方式,则Cache地址长度为()。(分数：2.00)11位丿TOC\o"1-5"\h\z13位18位20位解析：解析：主存地址中除去tag（主存字块标记）的部分就是Cache地址。其中，块长512B,主存按字编址，512B/（4B/W）=128W=27W,即块内字地址7位。Cache共可存放16个块，采用直接映像方式，24=16，即Cache字块地址4位。故Cache地址共4+7=11位，选项A正确。n体（模n）交叉编址存储器在（）时，其存取带宽是单体存储器的n倍。（分数：2.00）连续访存的n个地址是针对同一个存储模块任何情况下都能连续访存的n个地址是针对不同的存储模块丿任何情况下都不能解析：解析：此题考查n体（模n）交叉编址存储器的特性。设有主存一Cache层次的存储器，其主存容量1MB，Cache容量16KB，每字块有8个字，每字32位，采用直接地址映像方式。若主存地址为35301H，且CPU访问Cache命中，则该主存块在Cache的第（）字块中（Cache起始字块为第0字块）。（分数：2.00）TOC\o"1-5"\h\z152丿153154151解析：解析：主存地址35301H对应的二进制为00110101001100000001，现在要分析该地址中哪些位是Cache块内地址、主存字块标记和Cache字块地址。低位是块内地址，每个字块8个字，一个块内有25B（每字32位），所以低5位表示字块内地址。主存字块标记为高6位（1MBF16KB=64=26），其余010011000即为Cache字块地址，对应的十进制数为152。双端口存储器在（）发生访问冲突。（分数：2.00）左端口与右端口同时被访问的情况下同时访问左端口与右端口的地址码不同的情况下同时访问左端口与右端口的地址码相同的情况下丿任何情况下都不解析：解析：此题考查双端口存储器的特性。下列关于双端口存储器和交叉存储器的叙述中，正确的是（）。（分数：2.00）双端口存储器两个端口使用同一组地址线、数据线和读写控制线，同时访问同一区间、同一单元。双端口存储器当两个端口同时访问相同的地址码时必然会发生冲突高位多体交叉存储器的设计依据了程序的局部性原理高位四体交叉存储器可能在一个存储周期内连续访问四个模块丿解析：解析：双端口RAM的两个端口具有2组相互独立的地址线、数据线和读写控制线，因此可以同时访问同一区间、同一单元，故选项A错误。当两个端口同时对相同的单元进行读操作时，不会发生冲突，故选项B错误。高位多体交叉存储器由于在单个存储器中字是连续存放的，所以不能保证程序的局部性原理；而低位多体交叉存储器由于是交叉存放，所以能很好地满足程序的局部性原理，故选项C错误。高位四体交叉存储器虽然不能满足程序的连续读取，但仍可能一次连续读出彼此地址相差一个存储体容量的4个字，只是这样读的概率较小，故选项D正确。下列关于主存一体多字和多体交叉方案的叙述中，不正确的是（）。（分数：2.00）主存一体多字使每个主存单元同时存储几个主存字，则每一次读操作就同时读出几个主存字，大大提高了主存读出一个字的平均速度多体交叉编址把主存储器分成几个能独立读写的、字长为多个主存字的主体丿主存一体多字需要把每次读出的几个主存字保存在一个位数足够长的存储器中多体交叉编址按读写需要情况，分别对每个存储体执行读写，几个存储体协同运行，提高了存储体的读写速度解析：解析：主存一体多字的优点是：通过加宽每个主存单元的宽度，增加每个主存单元所包括的数据位数，使每个主存单元同时存储几个主存字，则每一次读操作就同时读出了几个主存字，使读出一个主存字的平均读出时间变为原来的几分之一。缺点是：每次读出的几个主存字必须首先保存在一个位数足够长的存储器中，等待通过数据总线分几次把它们传送走。因此，选项A、C是正确的。多体交叉编址的优点是：把主存储器分成几个能独立读写的、字长为一个主存字的主体。由此可知选项B是错误的。多体交叉编址按读写需要情况，分别对每个存储体执行读写；通过合理的组织方式，使几个存储体协同运行，从而提供出比单个存储体更高的(几倍)读写速度。设存储器容量为32字，字长为64位。模块数m=4,采用低位交叉方式。存储周期T=200ns，数据总线宽度为64位，总线传输周期r=50ns。该交叉存储器的带宽是()。(分数：2.00)32X107b/s8X107b/s73X107b/s丿18X107b/s解析：解析：低位交叉存储器连续读出4个字所需的时间为t=T+(m—l)Xr=200ns+3X50ns=350ns=3.5X10-7s故带宽为W=64X4b/(3.5X10-7s)=73X107b/s某机器采用四体低位交叉存储器，现分别执行下述操作：(1)读取6个连续地址单元中存放的存储字，重复80次；(2)读取8个连续地址单元中存放的存储字，重复60次。则(1)和(2)所花时间之比为()。(分数：2.00)TOC\o"1-5"\h\z1：12：14：3丿3：4解析:解析:假设存储器的存取周期为T：(1)的情况下，连续读取6个存储字需时T+(6—1)X(T/4)=2.25T，但存放连续字中第一个字的存储器需到3T时间后才能进行下一轮读取，故(1)共需时3TX(80一1)+2.25T=239.75T。(2)的情况同理，一轮读取需时T+(8一1)X(T/4)=2.75T，但开始下一轮读取需3T时间后，故⑵共需时3TX(60一1)+2.75T=179.75T。综合上述分析，⑴、(2)所花时间之比约为4：3。设n体交叉编址(低位交叉)存储器中每个体的存储字长等于数据总线宽度，每个体存取一个字的存取周期为T，总线传输周期为t，则T与t的关系以及读取地址连续的n个字需要的时间分别是()。(分数：2.00)T=t，T+ntT=(n-1)t，T+ntT=nt，T+ntT=nt，T+(n-1)t丿解析：解析：此题考查n体交叉编址(低位交叉)存储器的性能分析。19•实现虚拟存储器的关键是虚拟地址向实际地址的快速变换。为此，在处理器内部设置一个特殊的Cache来记录最近使用页的页表项，以快速完成地址转换。不同文献对这个特殊的Cache有不同的称呼。下列选项中，不属于这些称呼的是()。(分数：2.00)转换旁视缓冲器(TLB)转换后援缓冲器快表慢表丿解析：解析：不同文献对变换旁视缓冲器TLB有不同的称呼。虚拟存储器不能解决的问题是()。(分数：2.00)存储系统成本高编程空间受限访存速度慢丿多道程序共享主存而引发的信息安全解析：解析：存储体系／存储层次解决的共性问题就是存储系统成本高。在此基础上，虚拟存储器还解决“编程空间受限”和“多道程序共享主存而引发的信息安全”两个问题，其中后一个问题是通过在地址变换增加地址检查功能来解决的。“访存速度慢”属于Cache,而不是虚拟存储器解决的问题。在页面尺寸为4KB的页式存储管理中，页表中的内容依次是2、5、6、8、7、11，则物理地址32773对应的逻辑地址为（）。（分数：2.00）327734277312293丿62773解析：解析：32773=32768+5=1000000000000000B+101B=1000000000000101B。后12位为页内地址,前4位为页号。物理页号为8,对应逻辑页号为3=11Bo则逻辑地址=11000000000101B=3X4K+3=10240+2048+5=12288+5=12293当缺页故障处理完毕后，处理器将（）。（分数：2.00）重新执行引发缺页故障的指令丿执行导致发生缺页故障的指令的下一条指令重新开始执行发生缺页故障的指令所在的进程终止执行发生缺页故障的指令所在的进程解析：解析：当处理器欲访问的页面对应的页表项中的“存在位”为0,即表示该页面不在内存中,则处理器发出缺页故障信号。当处理器处理缺页故障后，将重新执行引发缺页故障的指令。页式存储管理系统不会出现（）o（分数：2.00）抖动／颠簸内零头（内碎片）外零头（外碎片）V越界访问解析：解析：此题考查的知识点：抖动是页式存储管理特有的现象,因为页式存储管理中指令或数据可能跨页存储；页式存储管理会出现内零头,段式存储管理会出现外零头；任何一种存储管理都面临着越界访问的危险。下列关于页式存储管理与段式存储管理的区别的论述中,正确的是（）o（分数：2.00）页式存储管理更有利于存储保护段式存储管理的存储空间利用率较高在段式存储管理中,指令或数据不会跨段存储V段的尺寸要大于页的尺寸解析：解析：此题考查的知识点：段式存储管理更有利于存储保护；页式存储管理的存储空间利用率较高。在段式存储管理中指令或数据不会跨段存储；段的尺寸可大可小，而页的尺寸是固定的。二、综合应用题（总题数：4,分数：8.00）综合应用题41-47小题。（分数：2.00）解析：假设CPU执行某段程序时，950次从Cache得到数据，50次从主存得到数据，已知Cache存取周期为50ns，主存存取周期为200ns（设每次访问时，Cache访问与主存访问并发进行，如Cache命中则中断主存的访问）。求：（1）Cache的命中率。（2）平均访问时间。（3）Cache—主存系统的效率。（分数：2.00）正确答案：（正确答案：（1）Cache未命中情况下才需要从主存取数据，故Cache的命中率=Cache命中次数F（Cache命中次数+Cache未命中次数）=950^（950+50）=0.95（2）平均访问时间=（950X50ns+50X200ns）F1000=57.5ns（3）Cache一主存系统的效率=Cache存取周期/平均访问时间=50^57.5X100%=87.0％）解析：已知某8位机的主存采用半导体存储器，地址码为18位，若使用4KX4位RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，问：（1）若每个模块条为32KX8位，共需几个模块条？（2）每个模块内共有多少片RAM芯片？（3）主存共需多少RAM芯片?CPU如何选择各模块条？（分数：2.00）正确答案：（正确答案：（1）由于主存地址码给定18位，所以最大存储空间为218=256KB，主存的最大容量为256KB。现每个模块条的存储容量为32KB，所以主存共需256KBF32KB=8块板。（2）每个模块条的存储容量为32KB，现使用4KX4位的RAM芯片拼成4KX8位（共8组），用地址码的低12位（A—A）011直接接到芯片地址输入端，然后用地址的高3位（A —A）通过3线一8线译码器输出，分别接到8组1412芯片的选片端。共有8X2=16个RAM。 （3）据前面所得，共需8个模块条，每个模块条上有16片芯片，故主存共需8X16=128片RAM芯片。）解析：设某机中，CPU的地址总线为A〜A，数据总线为D〜D（A、D为最低位）。存储器地址空15 0 7 0 0 0间为3000H〜67FFH。其中3000H一4FFFH为ROM区，选用4K