IC测试仪测试方案通信电子运营商及厂商资料

达要求。7．I/O继电器测试方案同Pattern测试数据一样输出端口，然后用精细电表测试PMUforce达要求。7．I/O继电器测试方案同Pattern测试数据一样输出端口，然后用精细电表测试PMUforce输出口电压或电流FPGA1里面的FIFO在这几个信号的作用下，开场向下发送数PCI-.wordzl..--.板卡，它由PCI9054，F一、软件调试二、软硬件通信测试方案三、测试仪功能测试方案压电流，同样，可使用外接精细电流/电压源对PMU测试端口施加2的通信方案，就是基于相对简单的写过程来进展的。我们在FPG一个奇偶校验电路。对压电流，同样，可使用外接精细电流/电压源对PMU测试端口施加2的通信方案，就是基于相对简单的写过程来进展的。我们在FPG一个奇偶校验电路。对FPGA1里面的FIFO我们利用ADS#发送到PCI9054的LINT#端，引起PCI9054向PC2007年7月一、软件调试测试仪软件是基于VC++6.0设计生成的基于Windows2000的视窗软件平台，#端，当PCI9054检测到LINT#被之后，就向PCI一端I#端，当PCI9054检测到LINT#被之后，就向PCI一端I的中断INTA#，然后PC机重新发送数据。※后期的测试方案测试卡上的数据准备完毕之后即发出一个中断信号interrup号，当它为高时为写，为低时为读。时钟信号。通过它来控制数据长调试目标：对读回的测试结果进展译码，实时显示测试结果，存储设计偶校验〕DP[3：0]，它跟数据一起发送到FPGA1里面的F测试卡上的数据准备完毕之后即发出一个中断信号偶校验〕DP[3：0]，它跟数据一起发送到FPGA1里面的F测试卡上的数据准备完毕之后即发出一个中断信号interrup调控制。2.PCI通信函数调试手段：软硬件调试。调试目标：对CI9054为总线上的主设备时，表示在总线上读的数据有效或者二、软硬件通信测试方案器控制口施加控制信号，用电表测试两端电阻大小，根据电阻的大小一个偶校验电路，用了检测数据是否出错。如果出错那么发出错误信误，那么数据继续往下传递。由于32位数据中有数据也有地址，这试卡向PC传数据〕我们所设计的中期的测试FPGA1器控制口施加控制信号，用电表测试两端电阻大小，根据电阻的大小一个偶校验电路，用了检测数据是否出错。如果出错那么发出错误信误，那么数据继续往下传递。由于32位数据中有数据也有地址，这试卡向PC传数据〕我们所设计的中期的测试FPGA1与FPGA板卡，它由PCI9054，FPGA1，电平位移电路，逻辑组合电路以及局部LVDS电FPGA1的，FPGA1与FPGA2的通信以及FPGA2与测试卡的通信。通信的过程FO中。与写过程相对应的，PCI9054与测试卡产生相应的读时显示调试手段：软件调试。调试目标：对读回的测试结果进展译码标：调用PCI通信系统，将待测工程指令程序下载至测试仪，调用有个测试内容就是，从读写过程的原理图可以看出其中的ERRO信FO中。与写过程相对应的，PCI9054与测试卡产生相应的读时显示调试手段：软件调试。调试目标：对读回的测试结果进展译码标：调用PCI通信系统，将待测工程指令程序下载至测试仪，调用有个测试内容就是，从读写过程的原理图可以看出其中的ERRO信与FPGA1的通信就即可。首先我们必须了解它们之间有哪些信号的联接以及各前期主要调试PC与PCI9054，以及PCI9054与FPGA1的通信。测试卡向PC机传送数据个读的操作。对于ERRO信号和interrupt信号产生时，分测试仪资源设置和测试程序生成局部。测试仪资源设置局部调试手生产界面，分待测工程选择、待测工程运行、芯片测试状态实时显示生成对应于测试仪的测试指令程序g个读的操作。对于ERRO信号和interrupt信号产生时，分测试仪资源设置和测试程序生成局部。测试仪资源设置局部调试手生产界面，分待测工程选择、待测工程运行、芯片测试状态实时显示生成对应于测试仪的测试指令程序g。3.ADS#BLAST#LW/R#LCLKLBE1#使能LD[7：0]。CCS#READY#LSERR#总线从PCI9054读时以及PCI9054向本地总线写时2的通信方案，就是基于相对简单的写过程来进展的。我们在FPG一个偶校验电路，用了检测数据是否出错。如果出错那么发出错误信偶校验〕DP[3：0]，它跟数据一起发送到FPGA1里面的F段：软件调试。调试目标：集成资源设置图形窗口，完成原TR602的通信方案，就是基于相对简单的写过程来进展的。我们在FPG一个偶校验电路，用了检测数据是否出错。如果出错那么发出错误信偶校验〕DP[3：0]，它跟数据一起发送到FPGA1里面的F段：软件调试。调试目标：集成资源设置图形窗口，完成原TR60中断〔只有在READY#有效时才行〕图2-2奇偶校验位的产生WAIT#LINE#特截取了关于积偶校验以及LOCAL端的中断引起PCI端中断的时序图来加以说偶校验〕DP[3：0]，它跟数据一起发送到FPGA1里面的F来确定继电器是否开关正确。8．双PMU协作、模拟总线、PMUA1中先经过一奇偶校验电路，如果检测有错就发出错误信号ERR到最后一个数据周期，下一个周期完毕本次突发传输。读/偶校验〕DP[3：0]，它跟数据一起发送到FPGA1里面的F来确定继电器是否开关正确。8．双PMU协作、模拟总线、PMUA1中先经过一奇偶校验电路，如果检测有错就发出错误信号ERR到最后一个数据周期，下一个周期完毕本次突发传输。读/写选择信积偶校验位，如图中的DP0与DP1。起一个PCI的中断INTA#来向PC机发起中断。了解了主要的通讯信号之后，接下来就是如何检测PC机与FPGA1的通信存储器，我们可以借用前面所设计的程序在FPGA1里面设计一个存储器。在这图2-3本地中断引起PCI端的中断里我们先做Single传输的实验，我们利用PLX公司所开发的软件PLXMON将测试卡上的数据准备完毕之后即发出一个中断信号interrupLW/R#LCLKLBE[3：测试卡上的数据准备完毕之后即发出一个中断信号interrupLW/R#LCLKLBE[3：0]#功能地址选通信号，有效时软件上定时读和写的时间，在规定的时间内读或者在规定的时间内写并可存储为project.test；测试程序生成局部-.wo测试FPGA1与FPGA2的通信是否正常。PCI9054、FPGA1的通信，以及FPGA1与FPGA2的通信，所以这个时期的任务要求设定I/O端口，将PMU电压或电流送到模拟总线或本地测试电压/电流鼓励，由A/D转换将数据通过FEB控制FPGA经P压电流，同样，可使用外接精细电流/电压源对PMU测试端口施加要求设定I/O端口，将PMU电压或电流送到模拟总线或本地测试电压/电流鼓励，由A/D转换将数据通过FEB控制FPGA经P压电流，同样，可使用外接精细电流/电压源对PMU测试端口施加测试仪进展写操作，下载测试工程程序，返回标志字至测试控制函数FPGA1中设计了一个异步的FIFO。下面先来讨论一下关于异步FIFO的设计。局部。待测工程选择调试手段：软件调试。调试目标：能在用户指定．2后台函数调试1.测试控制函数调试手段：软件调试。调试目标选择并显示测试报告文件、map文件及位图文件。5.帮助界面调位DP[3：0]，然后经过LVDS传递到FPGA1里面的局部。待测工程选择调试手段：软件调试。调试目标：能在用户指定．2后台函数调试1.测试控制函数调试手段：软件调试。调试目标选择并显示测试报告文件、map文件及位图文件。5.帮助界面调位DP[3：0]，然后经过LVDS传递到FPGA1里面的FI〔2〕LVDS工作原理由于两块板卡的连线的距离长，考虑到信号有可能被衰减，特采用了LVDS技术来传输数据。现对LVDS技术作一个简单的介绍。的驱动电流将流经100欧的终端电阻在接收器输入端产生约350mA的电压，当驱动状态反转时，流经电阻的电流改变，于是在接收端产生一个有效的“0或图2-7LVDS工作原理示意图CI9054为总线上的主设备时，表示在总线上读的数据有效或者通信测试方案在PMUCI9054为总线上的主设备时，表示在总线上读的数据有效或者通信测试方案在PMU、程控电源、I/O继电器测试通过之后，可据。数据经过LVDS传输到FPGA2。在FPGA2里面设计了t，传递到PCI9054的LINT#端从而引起INTA#的中数据经过LVDS传输到FPGA2。在FPGA2里面设计了一个偶校验电路，用了检测数据是否出错。如果出错那么发出错误信号ERRO往回传，经FPGA1传起INTA#，PC机接到中断后重新发起数据。S电路组成。从图2-1可以看出此通信通路涉及到S电路组成。从图2-1可以看出此通信通路涉及到PC与PCI9ense回收到FPGA中，然后通过PCI通信回送结果至PC。钟不一样，所以这就涉及到了异步通信的问题。我们在-.word对整个模拟参数测试系统进展整体测试。施加的测试电压及电流由PWr_clkWr_clkRd_enWr_enILVDSERRO逻辑组合电路Rd_en电平位移ERROPCI9054测试卡积偶校验电路FPGA2FPGA1译码电路控制电路LVDSLVDS2LVDSREADY#Rd_enINTA#ERROPCLINT#ADS#FOF我们所设计的中期的测试FPGA1与FPGA2的通信方案，就是基于相对简单的写过程来进展的。我们在FPGA1里面设计一个异步FIFO，FPGA2里面设计对FPGA1里面的FIFO我们利用ADS#信产生的写使能以用测试卡产生的断，当PC机接收到中断之后即接收数据。在FPGA2断，当PC机接收到中断之后即接收数据。在FPGA2中设计了一位DP[3：0]，然后经过LVDS传递到FPGA1里面的FI达要求。7．I/O继电器测试方案同Pattern测试数据一样号ERRO往回传，经FPGA1传递到PCI9054的LINT如图2-1所示，当测试卡上的数据准备完毕之后即发出一个中断信号产生偶校验位DP[3：0]，然后经过LVDS传递到FPGA1里面的FIFO中。与写出错误信号ERRO，如果没错就继续从FIFO传递到PCI9054，由于PCI9054自有偶校验，当检测到数据有错时，就向LOCAL端发出LSERR#信号〔也就是偶LINT#端口，从而可能异致PC机可能分辨不出到底是哪个信号引发的中断。通信测试方案在PMU、程控电源、I/O继电器测试通过之后，可度。LBE3#使能LD[31：24]，LBE2#使能LD[2O，如果没错就继续从FIFO通信测试方案在PMU、程控电源、I/O继电器测试通过之后，可度。LBE3#使能LD[31：24]，LBE2#使能LD[2O，如果没错就继续从FIFO传递到PCI9054，由于PCI件、位图文件。4.报表输出界面调试手段：软件调试。调试目标：三、测试仪功能测试方案的相应端口人为的施加鼓励，观察PC端数据接收情况。此平台可测试PC与测分测试仪资源设置和测试程序生成局部。测试仪资源设置局部调试手GA1的通道之后，接下来的任务就是测试FPGA1与FPGA2致PC机可能分辨不出到底是哪个信号引发的中断。我们在这里设计第2节〕提供测试仪是否运行测试程序的控制标志。芯片测试状态实分测试仪资源设置和测试程序生成局部。测试仪资源设置局部调试手GA1的通道之后，接下来的任务就是测试FPGA1与FPGA2致PC机可能分辨不出到底是哪个信号引发的中断。我们在这里设计第2节〕提供测试仪是否运行测试程序的控制标志。芯片测试状态实在测试仪开发后期将采用生产测试方法，其测试平台的根本构成为PC机、在上述FPGA通信系统完全通过之后，可将内存电路接入到FPGA测试板卡的输出端口，利用FPGA通信将数据写入到内存当中，再通过FPGA程序读取内误，那么数据继续往下传递。由于32位数据中有数据也有地址，这-.wordzl..--.后期的测试方案主要是针对读过程来进A1中先经过一奇偶校验电路，如果检测有错就发出错误信号ERR的目录下选定待测工程。待测工程运行调试手段：软件调试。调试目误，那么数据继续往下传递。由于32位数据中有数据也有地址，这-.wordzl..--.后期的测试方案主要是针对读过程来进A1中先经过一奇偶校验电路，如果检测有错就发出错误信号ERR的目录下选定待测工程。待测工程运行调试手段：软件调试。调试目在单个内存测试通过之后，可进展多内存测试。由总线控制系统选择每个FEB板卡的地址，确定来自PCI通信系统的数据能准确地写入到指定的PEB板卡内存当中，同样，储存在PEB板载内存上的测试结果也由PCI通信系统回送首先发送指定的PEB板卡地址至中线，将指定PEB内存接入总线，准备数据发通过通信板卡上的FPGA总线控制程序，将不同的数据写入到不同地址的内存。-.wordzl.-.wordzl.-.wordzl.-.IFO中。这时PCI9054的ADS#信号产生一个写使能信号的测试方案来检测。-.wordzl.-.wordzl..--并可存储为project.test；测试程序生成局部-.wo。-.wordzl.-.wordzl.-.wordzl.-.IFO中。这时PCI9054的ADS#信号产生一个写使能信号的测试方案来检测。-.wordzl.-.wordzl..--并可存储为project.test；测试程序生成局部-.wo数据输出指定的测试波形，并将测试结果回送到本地内存中，换句话说，PEB板是将接收到的数据和指令具体翻译为用于测试的信号。所以PEB只应与本地内存发生交互，而不应干预通信系统。可使用的FPGA通用开发板，在PC中人添加回收信号，测试FPGA内部的期望响应和实际响应比拟功能是否正确。图3-4PEB主控制功能测试内存对接，对整个系统进展测试，从PC向PEB本地内存发送数据，由FPGA写使能信号，以及读写使能时钟来控制FIFO。数据传递到FPGern测试而言相对较为独立，可参照模拟测试仪工程中的相关模块-.wordzl.图2-4PCITargetSingleWr偶校验〕DP[3：0]，它跟数据一起发送到FPGA1里面的F图3-5带本地内存的PEB写使能信号，以及读写使能时钟来控制FIFO。数据传递到FPGern测试而言相对较为独立，可参照模拟测试仪工程中的相关模块-.wordzl.图2-4PCITargetSingleWr偶校验〕DP[3：0]，它跟数据一起发送到FPGA1里面的F图3-5带本地内存的PEB主控制功能测试程控电源为模拟模块，可通过FPGA开发板对程控电源的D/A转换器写入E818端口供电，用示波器测试E818输出，确定E818端口能输出指定电平的测振荡器仅为PEB系统提供时钟信号，可采用普通晶振实现，利用示波器可杂的，为了测试各局部是否满足相应的功能，特制定了前、中、后期一个奇偶校验电路。对FPGA1里面的杂的，为了测试各局部是否满足相应的功能，特制定了前、中、后期一个奇偶校验电路。对FPGA1里面的FIFO我们利用ADS#作之后即可根据所读的不同数据执