华信学院数字逻辑课程设计报告

PAGE石家庄经济学院华信学院数字逻辑课程设计报告题目数字秒表姓名学号班号指导老师成绩2014年6月目录1.课程设计目的 2.开发工具选择 3.设计方案 4．模块描述 5.VHDL实现 6.调试仿真 7.课程设计回顾总结 参考文献 附录 1课程设计目的设计一个数字秒表，计时范围是0秒59分59.9秒。复位开关可在任何情况下使用，只要按一下复位开关，计时器就清零，并做好下次计时的准备。（3）具有启/停开关，按一下启/停开关，启动计时器开始计时，再按一下启/停开关则停止计时。2开发工具选择硬件描述语言数字秒表的设计采用了功能强大的VHDL语言，它具有很强的行为能力描述，设计方法灵活，可以支持库和模块设计方法。QuartusII软见开发工具本设计采用的软见开发工具是美国的Altera公司的QuartusII，它支持多种设计输入方法，包括原理图输入、文本输入。EDA实验开发系统本设计采用的EDA实验开发系统，主要用于提供可编程逻辑器件的下载电路及EDA实验开发的外围资源，供硬件验证用。3设计方案本课题所设计的数字秒表，使用模块设计的思想，设置一个控制器模块，然后进行选择，若按一次启/停开关时，则进入计时模块，数字秒表开始计时，此时译码模块将时钟信号转化为七段字形码，而显示模块则将计时的0.1秒、秒个位、秒十位、分个位、分十位信号实时显示出来。流程图如下：4模块描述模块一：控制器包括复位开关和启/停开关。复位开关可在任何情况下使用，只要按一下复位开关，计时器就清零，并做好下次计时的准备；按一下启/停开关，启动计时器开始计时，再按一下启/停开关则停止计时。模块二：计时按下启/停开关后，根据时钟开始计时，计时范围是0秒59分59.9秒，秒表的计时时钟信号，时钟周期为0.1s。仿真中用10ns模拟0.1s，避免仿真时间过长，省去分频电路，计时模块由三个十进制计数器和两个六进制计数器构成，用十进制计数器表示0.1秒和秒个位、分个位，用六进制计数器表示秒十位和分十位。模块三显示：将时钟信号转化成七段字形码，共包含7个共阴极的led数码管，阴级接低电平，每个数码管的ag输入来自一个bcd-七段字形译码器的输出，因此，共需要7个bcd-七段字形译器，分别显示0.1秒、分隔符、秒个位、秒十位、分隔符、分个位、分十位。模块图如下：5VHDL实现（1）计时模块六进制：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYliujinzhiISPORT(CLK,reset,EN:INSTD_LOGIC;CN:OUTSTD_LOGIC;COUNT6:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDliujinzhi;ARCHITECTUREARTOFliujinzhiISSIGNALSCOUNT6:STD_LOGIC_VECTOR(3DOWNTO0);BEGINCOUNT6<=SCOUNT6;PROCESS(CLK,reset,EN)BEGINIF(reset='1')THENSCOUNT6<="0000";CN<='0';ELSIFRISING_EDGE(CLK)THENIF(EN='1')THENIFSCOUNT6="0101"THENSCOUNT6<="0000";CN<='1';ELSESCOUNT6<=SCOUNT6+'1';CN<='0';ENDIF;ENDIF;ENDIF;ENDPROCESS;ENDART;（2）计时模块十进制：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYshijinzhiISPORT(CLK:INSTD_LOGIC;reset:INSTD_LOGIC;EN:INSTD_LOGIC;CN:OUTSTD_LOGIC;COUNT10:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDshijinzhi;ARCHITECTUREARTOFshijinzhiISSIGNALSCOUNT10:STD_LOGIC_VECTOR(3DOWNTO0);BEGINCOUNT10<=SCOUNT10;PROCESS(CLK,reset,EN)BEGINIF(reset='1')THENSCOUNT10<="0000";CN<='0';ELSIFRISING_EDGE(CLK)THENIF(EN='1')THENIFSCOUNT10="1001"THENCN<='1';SCOUNT10<="0000";ELSECN<='0';SCOUNT10<=SCOUNT10+'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;ENDART;（3）译码七段译码器：libraryieee;useieee.std_logic_1164.all;entitydisplay_7448isport(lt:instd_logic;bi:instd_logic;rbi:instd_logic;rbo:outstd_logic;a:instd_logic_vector(3downto0);segout:outstd_logic_vector(6downto0));enddisplay_7448;architecturedisplay_7448pofdisplay_7448isbeginprocess(lt,bi,a)beginif(lt='1'andbi='1'andrbi='1'anda="0000")thensegout<="1111110";rbo<='1';elsif(lt='1'andbi='1'anda="0001")thensegout<="0110000";rbo<='1';elsif(lt='1'andbi='1'anda="0010")thensegout<="1101101";rbo<='1';elsif(lt='1'andbi='1'anda="0011")thensegout<="1111001";rbo<='1';elsif(lt='1'andbi='1'anda="0100")thensegout<="0110011";rbo<='1';elsif(lt='1'andbi='1'anda="0101")thensegout<="1011011";rbo<='1';elsif(lt='1'andbi='1'anda="0110")thensegout<="0011111";rbo<='1';elsif(lt='1'andbi='1'anda="0111")thensegout<="1110000";rbo<='1';elsif(lt='1'andbi='1'anda="1000")thensegout<="1111111";rbo<='1';elsif(lt='1'andbi='1'anda="1001")thensegout<="1110011";rbo<='1';elsifbi='0'thensegout<="0000000";rbo<='0';elsif(lt='0'andbi='1')thensegout<="1111111";rbo<='1';endif;endprocess;enddisplay_7448p;附录：顶层原件原理图设计shuzimiaobiao\miaobiao.bdf6调试仿真1六进制：进位进位位进位图1六进制计数器仿真图如图所示，秒表计时开始，用周期为10ns的时钟信号clk模拟0.1s的时钟clk，可见，每来一个clk,COUNT6加1，当加到0101（6）时，再来一个clk，COUNT再次从0开始计数，CN代表进位，EN为启/停键，秒表计时过程中，按下启/停键使EN=0，计时停止，再按下启/停键使EN=1，计时继续。reset为复位键，当reset=1时，秒表计时清零。2十进制：图2十进制计数器仿真图如图所示，秒表计时开始，用周期为10ns的时钟信号clk模拟0.1s的时钟clk，可见，每来一个clk,COUNT10加1，当加到1001（9）时，再来一个clk，COUNT再次从0开始计数，CN代表进位，EN为启/停键，秒表计时过程中，按下启/停键使EN=0，计时停止;再按下启/停键使EN=1，计时继续。reset为复位键，当reset=1时，秒表计时清零。3七段字形译码器：图3七段字形译码器仿真图如图所示，输出信号segouta_g为输入信号a所对应的七段字形码。4数字秒表：图4数字秒表仿真图如图所示，s1-s7分别显示0.1秒、分隔符、秒个位、秒十位、分隔符、分个位、分十位。秒个位及分个位为十进制，秒十位及分十位为六进制。EN为启/停键，秒表计时过程中，按下启/停键使EN=0，计时停止，再按下启/停键使EN=1，计时继续。reset为复位键，当reset=1时，秒表计时清零。由上述仿真图可知，该数字秒表达到了设计要求。7课程设计回顾总结VHDL语言是一种很有用的硬件描述语言，通过两周的学习与实践终于基本实现了老师要求的设计，通过自己动手实践和同学们的交流，研究完成了一次设计，掌握了设计应有的基本流程，很开心，也使我对EDA课程VHDL语言有了更深刻的了解，同时也增加了我的兴趣。通过仿真分析可以看出，该数字秒表达到了设计要求。本