可预置串行序列信号发生器设计与实现

可预置串行序列信号发生器设计与实现进一步了解时序电路描述方法

二．重点和难点

VHDL语言中时序设计根底

VHDL语言中同步时序设计

三．设备器材

稳压电源，万用表，示波器，计算机试验板一块,Quartus2,Synplify8.1

四．源程序

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

useieee.std_logic_arith.all;

entityproduceis

port(

clk:instd_logic;——定义时钟变量sw:instd_logic_vector(7downto0);——定义输入变量

ld5,ld8:outstd_logic——定义输出变量

);

end;

architectureproduce_archofproduceis

signalt:integerrange0to9;

signalk:std_logic;——定义敏感变量

beginbegin

if(bnt2=”1”)thent=0;

elsif(bnt1=”1”)thent=1;elsif(clk”eventandclk=”1”)thenelsif(t=

9)thent=9;

elsif(t0)thent=t+1;——确定时钟周期，即时序脉冲的长度

endif;

casetis

when0=null;

when1=ld5=sw

(7);

when2=ld5=sw

(6);

when3=ld5=sw

(5);

when4=ld5=sw

(4);

when5=ld5=sw

(3);

when6=ld5=sw

(2);

when7=ld5=sw

(1);

when8=ld5=sw(0);

when9=ld5=k;

whenothers=null;——时序信号赋值

endcase;

endif;

endprocess;

ld8=clk;

end;

五．思索题:

[预习思索题]

1)怎样在本次设计里面表达出顶层设计和底层设计（解释一下你

的功能划分和端口定义）？

clk:时钟输入；

btn1：异步掌握输入，掌握序列脉冲发生的开头

btn2:异步掌握输入，异步复位；

Sw：脉冲输入信号，完成序列脉冲的预制

ld5:脉冲输出与奇偶校验结果输出

Ld8:时钟信号输出；k:信号敏感中间变量；

t:敏感信号变量，确定输出序列长度

2)怎样保证第一位数据的输出时间与其他数据位的输出时间相

等？

答：采纳同步上升沿的信号输入掌握。

六、试验内容：

用VHDL描述一个8位同步并行预置，串行输出带奇偶校验位的

序列信号发生器，完成编译、仿真和下载。

要求：

1)输入用８个拨码开关SW1~SW8预置要移位的数，最高位为

SW1，最低位为SW8

2)用按键BTN1作为预置并开头按键

3)用按键BTN2作为系统复位键

4)输入时钟选择LOW

5)用发光二极管LD8显示输入的时钟信号，利用这个发光二极

管调整输入时钟的频率为0.5Hz左右，即亮1秒，灭1秒

6)用发光二极管LD5显示输出的序列信号，要求先输出最高位，

最终停留在奇偶校验位上

7)按下开头键后依次显示拨码开关的各位数，最终显示奇偶校验

结果

8)前八个数据位每个输出位都要保持一样的时间，最终显示保持

在校验位上。特殊要留意第一位数据的输出时间。

七、试验步骤

1、编写源程序并进展编译调试检查仿真规律电路图。

2、编辑输入电平形式，观看时序仿真波形图，检查输出电平与输入电平之间的关系是否满意电路要求。

3、检查无误后下载电路，按规定输入适宜二进制数码，检验数码管是否输出正确数码。

八、试验问题与分析解答

1、试验中发觉在其次次预制的信号开头前奇偶校验结果无法保持。

分析：源程序中奇偶校验输出的赋值语句位置不恰当。

解决：修改源程序，将奇偶校验输出的赋值语句加在输入开头的掌握脉冲高电平降临时。

九、试验总结与结论

总结：本次试验是一个比拟综合性的试验，主要是以时序规律的设计为主，要求电路在不同的时段，输出的不同的量。既练