第2-2章 运算方法与运算器

第2-2章运算方法和运算器23一月20242目录2.2定点加法、减法运算（掌握）2.3定点乘法运算（理解）2.4定点除法运算（理解）2.5定点运算器的组成（了解）23一月20243学习要求掌握定点数的补码加减法、常用的乘除法运算方法；掌握浮点数的加减运算方法；理解溢出判断方法；清楚运算器部件的组成结构及设计方法。23一月202442.2定点加法、减法运算2.2.1补码加法2.2.2补码减法2.2.3溢出概念与检验方法2.2.4基本的二进制加法、减法器23一月202452.2.1补码加法补码加法运算基本公式定点整数：[x+y]补＝[x]补

+[y]补

（mod2n+1）

定点小数：[x+y]补＝[x]补

+[y]补

（mod2）

23一月20246定点数补码加法举例[例11]ｘ＝+1001,ｙ＝+0101，求ｘ＋ｙ。解：

[ｘ]补＝01001,[ｙ]补＝00101[ｘ]补

01001

＋[ｙ]补

00101[ｘ＋ｙ]补

01110

所以ｘ＋ｙ＝＋1110[例12]x＝＋1011,ｙ＝－0101,

求ｘ＋ｙ。解：[ｘ]补＝01011,[ｙ]补＝11011[ｘ]补

01011＋[ｙ]补

11011[ｘ＋ｙ]补

100110

所以ｘ＋ｙ＝+011023一月202472.2.2补码减法

补码减法运算基本公式定点整数：[x-y]补＝[x]补

-[y]补＝[x]补

+[-y]补

（mod2n+1）定点小数：[x-y]补＝[x]补

-[y]补＝[x]补

+[-y]补

（mod2）[－ｙ]补等于[ｙ]补的各位取反，末位加1。23一月20248定点数补码减法举例

[例13]已知ｘ1＝－1110，ｘ2＝+1101，

求：[ｘ1]补，[－ｘ1]补，[ｘ2]补，[－ｘ2]补。解：[－ｘ1]补＝01110[ｘ1]补＝﹁[－ｘ1]补＋1

＝10001＋00001＝10010[ｘ2]补＝01101[－ｘ2]补＝﹁[ｘ2]补＋1

＝10010＋00001＝1001123一月20249定点数补码减法举例

[例14]ｘ＝＋1101，ｙ＝＋0110，求ｘ－ｙ。解:[ｘ]补＝01101，[ｙ]补＝00110，[－ｙ]补＝11010[ｘ－ｙ]补＝[ｘ]补＋[－ｙ]补＝01101＋11010

＝100111

＝00111

∴ｘ－ｙ＝＋011101101＋)1101010011123一月20241023一月202410定点数补码加减法运算基本公式定点整数：

[x±

y]补＝[x]补

+[±y]补

（mod2n+1）定点小数：

[x±

y]补＝[x]补

+[±y]补

（mod2）定点数补码加减法运算符号位和数值位可同等处理；只要结果不溢出，将结果按2n+1或2取模，即为本次运算结果。23一月202411例

设机器字长为8位，[ｘ]补＝10100011，

[ｙ]补＝00101101，求x－y。解: [－ｙ]补＝11010011 [ｘ－ｙ]补＝[ｘ]补＋[－ｙ]补 ＝10100011＋11010011

＝101110110

＝01110110

∴ｘ－ｙ＝＋11810100011＋)11010011101110110×x=－93，y=+45计算过程中，产生了溢出！－93－45=-138<－12823一月2024122.2.3溢出概念与检测方法溢出在定点数机器中，数的大小超出了定点数能表示的范围。上溢数据大于机器所能表示的最大正数；下溢数据小于机器所能表示的最小负数；例如，8位补码表示的定点整数，范围为[-128，+127]若x=120，y=30，则x+y产生上溢若x=-50，y=-84，则x+y产生下溢若x=120，y=-10，则x-y产生上溢23一月20241223一月202413例题[例15]ｘ＝+1011,ｙ＝+1001,求ｘ＋ｙ。[解:]

[ｘ]补＝0.1011[ｙ]补＝0.1001[ｘ]补

0.1011

＋[ｙ]补

0.1001[ｘ＋ｙ]补

1.0100[例16]ｘ＝-1101,ｙ＝-1111,求ｘ＋ｙ。[解:]

[ｘ]补＝1.0011[ｙ]补＝1.0001[ｘ]补

1.0011＋[ｙ]补

1.0001[ｘ＋ｙ]补

0.0101正数+正数=负数负数+负数=正数溢出！23一月202414溢出判别方法——直接判别法方法：同号补码相加，结果符号位与加数相反；异号补码相减，结果符号位与减数相同；特点：硬件实现较复杂；举例：若[x]补=0101，[y]补=0100，则[x+y]补=1001若[x]补=1011，[y]补=1100，则[x+y]补=0111若[x]补=0101，[y]补=1100，则[x-y]补=1001上溢下溢上溢23一月202415溢出判别方法——变形补码判别法变形补码，也叫模4补码：采用双符号位表示补码判别方法：特点：硬件实现简单，只需对结果符号位进行异或举例：若[x]补=00101，[y]补=00100，则[x+y]补=01001若[x]补=11011，[y]补=11100，则[x+y]补=10111若[x]补=00101，[y]补=11100，则[x-y]补=01001双符号位

结果00正01上溢10下溢11负上溢下溢上溢23一月20241623一月202416溢出判别方法——进位判别法0101＋)

01001001100001＋)

0100010100V=0⊕1=1V=0⊕0=0判别方法：最高数值位的进位与符号位的进位是否相同；判别公式溢出标志V=Cf⊕Cn-1其中Cf为符号位产生的进位，Cn-1为最高数值位产生的进位。举例：溢出=Sf1Sf21.硬件判断逻辑一（SA、SB与Sf的关系）溢出=SASBSfSASfSB2.硬件判断逻辑二（Cf与C的关系）溢出=CfC3.硬件判断逻辑三（双符号位）溢出判断方法总结：两操作数的符号相同而结果的符号与它们相反，则产生溢出。正数相加为负数或负数相加为正数则产生溢出）结果的两个符号位的代码不一致时，表示溢出23一月202418回顾逻辑门图形符号

基本逻辑运算与运算“与”运算又叫“逻辑乘”(Logicmultiplication)其结果叫“逻辑积”(Logicproduct)F=A•B

1•1=11•0=00•1=00•0=0数字电路表示：••••••AB

220VF布尔代数F<=AandBVHDL

利用F与A、B逻辑关系说明逻辑运算

基本逻辑运算“•”---“与”运算符，常将“•”省去，写成F=AB111001010000FBA真值表tttABF波形图特点：有0出0，全1出1国标符号国际流行符号原部标符号&与

门的逻辑符号ABABABFFF或运算“或”运算又叫“逻辑加”(Logicaddition)其结果叫“逻辑和”(Logicsum)数字电路表示：••B

220VF••••AF=A+B

1+1=11+0=10+1=10+0=0F<=AorB“+”为或运算符，布尔代数式写成F=A+B111101110000FBA真值表FtttAB特点：有1出1，全0出0。波形图国标符号国际流行符号原部标符号

1＋ABABABFFF或门的逻辑符号非运算

“非”运算(NOT)又叫“反相”运算(Inversion),也叫“逻辑否定”(Logicnegation)布尔代数式写成F=A开关电路表示：••

220VF••AF=A

0=11=0F<=notAFttAAF01101AAAFFF国标符号 国际流行符号原部标符号

异或运算布尔代数式：F=AB=AB+AB011101110000FBA真值表A0=A1=AA=AA=异或运算拓展：输入取值为1的变量的个数为奇数时，输出为1；否则，输出为0A0=A1=AA=A0=A1=AA=AA=A0=A1=A1=A0=A1=AA=A0=A1=异或门的逻辑符号23一月2024292.2.4基本的二进制加法/减法器一位二进制数据的半加器：加数：Ai、Bi

结果：Si（和）Ci+1（本位向高位的进位）一位半加器示意图：一位二进制数据的全加器：加数：Ai、Bi

Ci（低位向本位的进位）结果：Si（和）

Ci+1（本位向高位的进位）一位全加器示意图：FAAiBiCiCi+1SiHAAiBiCi+1Si23一月202430一位二进制数据的全加器的逻辑结构全加运算的真值表如右所示：两个输出端的逻辑表达式Si＝Ai⊕Bi⊕CiCi＋1＝AiBi＋(Ai⊕

Bi)Ci全加器逻辑结构：输入输出AiBiCiSiCi+1000000011001010011011001010101110011111123一月202431多位二进制数据加法器两个n位的数据A=An-1An-2…A1A0，B=Bn-1Bn-2…B1B0和S=Sn-1Sn-2…S1S0采用进位判别法判断运算的溢出：V=Cn⊕Cn-123一月202432多位二进制数据加法/减法器将减法转换成加法[A]补

-[B]补＝[A]补

+[-B]补由[B]补求[-B]补

[B]补求各位取反，末位加1；将加减法电路合二为一使用异或运算；当M=0时，Bi’=Bi当M=1时，Bi’=﹁Bi；BiMBi’23一月202433行波进位的补码加法/减法器23一月2024342.3定点乘法运算

原码并行乘法23一月202435原码并行乘法1.分析笔算与机器算法的异同A=–0.1101B=0.1011A×B=–0.100011110.11010.101111011101000011010.10001111符号位单独处理乘数的某一位决定是否加被乘数4个位积一起相加乘积的位数扩大一倍×乘积的符号心算求得

？23一月2024362.不带符号的阵列乘法器设有两个不带符号的二进制整数：

A＝am-1…a1a0

；

B＝bn-1…b1b0它们的数值分别为a和b，即A、B相乘，产生m＋n位乘积P：

P＝pm+n-1…p1p0乘积P的数值为

两个无符号数据的并行乘法电路23一月202437二进制数乘法的运算过程ai*bi=aANDb23一月202438m×n位不带符号的阵列乘法器逻辑框图被加数产生部件被加数求和部件被乘数乘数乘法过程中的加数乘积23一月2024395

×

5

位不带符号阵列乘法器电路动画演示：2-5.swf23一月202440课本P34[例19]

已知两个不带符号的二进制整数A＝11011，B＝10101，求每一部分乘积项aibj的值与p9p8……p0的值。23一月202441带符号数的阵列乘法器电路：在无符号数的阵列乘法器的基础上完成；使用3个求补器，分别用对应的符号位控制；2个算前求补器：将乘数真值的绝对值送入运算器；1个算后求补器：将负的乘积的真值求出补码表示；称为间接补码乘法电路。3.带符号的阵列乘法器(间接补码乘法器)23一月202442对2求补电路的原理设有两个n+1位带符号补码：

A＝an…a1a0

；

B＝bn…b1b0采用不带符号的乘法电路计算A*B符号位不参与运算，只用于确定结果的符号；数据位要取绝对值参与运算：

正数——不变；负数——各位取反，末位加1对2求补电路：数据举例：[-2]补=1110 [-3]补=1101[-6]补=1010

[+2]补=0010

[+3]补=0011[+6]补=0110两相反数的补码特征：

自右向左，第一个“1”的右侧所有数据位，均相同；

左侧所有数据位，均相反。23一月202443对2求补器电路逻辑采用按位扫描技术来执行求补操作；E为控制信号线，可由数据a的符号位来控制；0110000001101100100001110111a4始终为023一月202444间接补码乘法电路补码数值补码数值符号位：作为求补控制符号位：作为求补控制结果符号位：同时控制结果的求补23一月202445设最高位为符号位，输入数据用5位补码表示：

[x]补=01111 [y]补=10011符号位单独运算：xf⊕yf

=0⊕1=1算前求补器输出：|x|=1111，|y|=1101乘法阵列输出：

|x|×|y|=11000011乘积符号位为1，则算后求补器输出为00111101所以，[x×y]补=100111101，x×y=(-195)10十进制数验证：15×（-13）=(-195)10课本P36[例20]

设ｘ＝＋15，ｙ＝－13，用带求补器的补码阵列乘法器求出乘积ｘ·ｙ＝？23一月202446设最高位为符号位，输入数据用5位补码表示：

[x]补=10001 [y]补=10011符号位单独运算：xf⊕yf

=1⊕1=0算前求补器输出：|x|=1111，|y|=1101乘法阵列输出：

|x|×|y|=11000011乘积符号位为0，则算后求补器输出为11000011所以，[x×y]补=011000011，x×y=(+195)10十进制数验证：(-15)×（-13）=(+195)10课本P36[例21]

设ｘ＝－15,ｙ＝－13,用带求补器的补码阵列乘法器求出乘积ｘ×ｙ＝？23一月2024472.4定点除法运算2.4.1原码除法算法原理

（串行除法）2.4.2并行除法器2.4.1原码定点除法运算例.0.10110÷0.111110.10110

11010.01

111110.111110001

11111

1010101

11111

101100.00000.0.商：0.10110余数：0.10110×2

5实现除法的关键：比较余数、除数绝对值大小，以决定上商。23一月202449除法的数据约定设n位被除数和除数用定点小数表示被除数[ｘ]原＝ｘf.ｘn－1…ｘ1ｘ0除数[ｙ]原＝ｙf.ｙn－1…ｙ1ｙ0

则商[Q]原＝(ｘf⊕ｙf)＋(0.ｘn－1…ｘ1ｘ0)/(0.ｙn－1…ｙ1ｙ0)

式中，ｘf为被除数符号，ｙf为除数符号。

约定小数定点除法|x|＜|y|，整数定点除法|x|＞|y|避免商溢出被除数不等于0，除数不能为0两种除法:恢复除数法;不恢复除数法(加减交替法)0.10110

11010.01

11111

0.1111100

11111

+11111

110100

11111

101011原码恢复余数法23一月202451余数Ri＞0上商“1”，2Ri

–|y|余数Ri＜0上商“0”，

Ri

+|y|恢复余数2(Ri+|y|)–|y|=2Ri

+|y|加减交替恢复余数法运算规则不恢复余数法运算规则2Ri

+|y|余数Ri＞0上商“1”，2Ri

–|y|余数Ri＜0上商“0”，

23一月2024522.4.2并行除法器并行除法器也称阵列除法器；并行除法器的类型恢复余数阵列除法器不恢复余数阵列除法器（采用加减交替法原理）基本元件：可控加法/减法(CAS)单元补码阵列除法器23一月202453可控加法/减法(CAS)单元用于加减交替法的除法器中；由控制端P选择运算类型：P=0，作加法运算P=1，作减法运算核心：全加器四个输入被加/减数Ai、加/减数Bi、低位进/借位Ci

、控制端P四个输出加/减数Bi、当位和/差Si、向高位的进/借位Ci+1、控制端P23一月202454不恢复余数的阵列除法器被除数x=0.x6x5x4x3x2x1顶部一行和最右边对角线上的垂直输入线；除数y=0.y3y2y1沿对角线方向输入；逐行右移；商q=0.q3q2q1每次的加/减运算中产生；余数r=0.00r6r5r4r3由最后一行产生；如果够减，有进位，商为1，下行做减法。如果不够减，无进位，商为0，下行做加法。其它行工作同上，得出商和余数。通过以下有模运算进位图理解商与进位的关系： 够减，有进位，商为1；不够减，无进位，商为0。23一月2024572.5定点运算器的组成2.5.1逻辑运算2.5.2多功能算术逻辑运算单元2.5.3内部总线2.5.4定点运算器的基本结构23一月2024582.5.1逻辑运算四种基本的逻辑运算：逻辑与逻辑或1010逻辑非1101逻辑异或逻辑数：无符号数。逻辑运算：按位进行运算。 计算机中最基本的算术运算是加法运算，不论加、减、乘、除运算最终都可以归结为加法运算。所以首先讨论最基本、最核心的运算部件——加法器，以及并行加法器的进位问题。 加法器是由全加器和其它必要的逻辑电路组成的，所以从全加器开始讨论。2.5.2多功能算术逻辑运算单元1、全加器（FA）全加器（FA）是最基本的运算单元，由它构成加法器。全加器有三个输入量：操作数Ai、Bi、以及低位传来的进位信号Ci-1

。全加器有两个输出量：本位和Si、以及向高位的进位信号Ci。

AiBiCi-1SiCi0000000110010100110110010101011100111111

全加器真值表全加器的逻辑方程和电路根据真值表得：

Si=Ai⊕Bi⊕Ci-1

Ci=AiBi+(Ai⊕Bi)Ci-1Si:本位和

Ci

:向高位的进位实现电路逻辑框图一个全加器只完成一位加法全加器构成加法器全加器并不存储信息，可用门电路来实现。用全加器能够方便地构成加法器。加法器分为串行加法器和并行加法器。串行加法器只有一个全加器，数据逐位串行送入加法器进行计算。由于运算速度慢，一般不用。并行加法器则由若干个全加器构成，并行加法器的位数与操作数的位数相等。并行加法器的最长运算时间主要取决于进位信号的传递时间。例如：11…11和00…01相加，最低位产生的进位将逐位影响到最高位.由此可见，提高并行加法器速度的关键是尽量加快进位产生和传递的速度。2、进位产生与传递进位链的概念： 并行加法器中的每一个全加器都有一个从低位送来的进位输入和一个传送给高位的进位输出。把构成进位信号产生和传递的逻辑网络称为进位链。进位链上每一位的进位表达式为：

Ci=AiBi+(Ai⊕Bi)Ci-1

设

Gi=AiBi

，称为进位产生函数(Generate)

Pi=Ai⊕Bi

，称为进位传递函数(Propagate)∴进位表达式Ci=Gi+PiCi-1串行进位把n个全加器串联起来，就可以实现两个n位数的相加。这种加法器称为串行进位的并行加法器，串行进位又叫行波进位。

其中：C1=G1+P1C0C2=G2+P2C1

┇

Cn=Gn+PnCn-1串行进位的并行加法器，总的延迟时间正比于字长，字长越长，总延迟时间也越长。若一位进位需2ty时间，完成n位进位就需要2nty.要提高加法运算速度，必须改进进位方式。

3、并行加法器的快速进位改进串行进位方式的基本思路是让各进位同时形成，避免各进位之间的依赖关系。现在来分析一下进位关系。 展开C1=G1+P1C0

；C2=G2+P2C1；…，Cn=Gn+PnCn-1

得关系式：

C1=G1+P1C0 C2=G2+P2C1=G2+P2G1+P2P1C0 C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1C0

C4=G4+P4C3=G4+P4G3+P4P3G2+P4P3P2G1

+P4P3P2P1C0

┇

以上进位输出只与Gi、Pi以及最低进位C0有关，而且不依赖于其低位进位Ci-1的输入，因此各级进位可以同时产生，形成并行进位。代入法并行进位的特点并行进位的特点是各级进位信号同时形成，与字长无关，提高了整体运算速度

。并行进位又叫先行进位。最长延迟时间仅为2ty(一级门的延迟时间为ty）。随着加法器位数的增加，Ci的逻辑表达式会变得越来越长，输入变量会越来越多，电路结构也会变得越来越复杂，导致电路实现也越来越困难。并行进位方式需继续改进，才能有实用价值。以16位加法器为例，将其分为4组，每组4位。在组内，按照并行进位函数直接产生C1～C4，这些进位可同时得到。实现这种进位逻辑的电路称为4位先行进位电路（CLA：Look-AheadCarry）。利用这种4位一组的CLA电路和4位全加器可以构成4位CLA加法器。74181芯片将组内并行进位链与4位全加器集成在一块芯片中。在组间，每个组的进位输入是前一个组的进位输出，而每个组的进位输出是下一个组的进位输入.构成16位加法器很容易实现

分组进位，组内采用并行（先行）进位结构单级先行进位（组内并行，组间串行）上述组内并行、组间串行的进位方式也称为单级先行进位方式，原理如下图所示。单级先行进位组内并行、组间串行进位的时间图(16位)如下：完成进位时间8ty.进位时间与组数成正比，组数越多，进位时间越长。多级先行进位（组内并行，组间并行）为说明问题，仍以16位加法器为例，仍然4位一组，分成4个小组，先就第一小组的进位输出函数C4做一下分析：

C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0G1*

P1* =G1*+P1*C0G1*称为组进位产生函数，P1*称为组进位传递函数；这两个函数类似于进位产生函数G和进位传递函数P.多级先行进位（续一）四个组内的最高进位C16、C12、C8、C4可以分别表示为:C4=G1*+P1*C0C8=G2*+P2*C4每一组输出的最高进位为下一组的进位输入C12=G3*+P3*C8C16=G4*+P4*C12

现在逐项代入、并展开得关系式：

C4=G1*+P1*

C0 C8=G2*+P2*C4=G2*+P2*G1*

+P2*P1*C0 C12=G3*+P3*G2*+P3*P2*G1*

+P3*P2*P1*C0 C16=G4*+P4*G3*+P4*P3*G2*+P4*P3*P2*G1*+P4*P3*P2*P1*C0

可以看出，这4组进位结构与前述4位先行进位逻辑完全相同，组间进位信号只与最低进位C0有关，所以能同时产生。如：组间并行进位链芯片74182多级先行进位问题是这4个组间进位信号如何用硬件来产生呢？对于多级先行进位的实现可以按如下思路来理解：先把单级先行进位加法器的串行进位链断开；增加一级先行进位链，这个新增加的先行进位链的进位称为二级进位；组间进位信号C4、C8、C12、C16由二级进位链来产生，其逻辑关系式已经得到；让一级进位链多产生两个辅助函数Gi*和Pi*，并且作为二级进位链的输入。多级先行进位组内进位信号能同时产生、组间进位信号也能同时产生，由此可以构成多级并行进位逻辑。16位2级先行进位加法器如下图所示。多级先行进位（续四）16位2级先行进位时间图

进位产生次序如下：产生第一小组的C1～C3、所有组进位产生函数Gi*和组进位传递函数Pi*，时间为2ty.由CLA电路产生第二、三、四小组的组间进位信号C4、C8、C12、C16，时间为2ty.产生第二、三、四小组的组内进位信号C5、C6、C7、C9、C10、C11、C13、C14、C15，时间为2ty.4、多功能算术逻辑部件ALU前面介绍了加法器的算术运算功能，为了完成多种算术逻辑运算，需要将加法器的功能进行扩展，扩展的基本思想如下： 参加运算的两个数Ai、Bi和低位进位Ci-1先不进行全加，先把两个输入Ai、Bi和四个控制参数S0、S1、S2、S3进行组合，形成函数Xi和Yi，然后再将Xi、Yi和低位进位Ci-1通过全加器进行全加。这样一来，控制参数不同，得到的组合函数也不同，从而实现多种算术和逻辑运算。

算术逻辑部件ALU算术逻辑部件ALU大体上有三部分组成：全加器进位链输入选择器下面以ALU的一位逻辑为例，原理性地说明算术、逻辑功能是如何实现的。算术逻辑部件ALU（续一）一位加法器由全加器和进位门构成，其中，两个半加器构成全加器、与或非门构成一位进位门。一位输入选择器，由两个与或非门构成，可输入2个本位操作数或非、4个控制信号（S3~S0）一个控制门M，选择算逻运算。当M=0时，开门接收低位来的进位信号，执行算术运算；当M=1时，关门不接收低位进位信号，执行逻辑运算，与进位无关。算术逻辑部件ALU（续二）控制信号与选择器输出关系表：S3S2XiS1S0Yi00100Ai01Ai+Bi01AiBi10Ai+Bi10AiBi11Ai110

进位传递函数进位产生函数 通过不同的输入选择，实现不同的功能，这进一步说明：数据是在传送过程实现运算、并得到处理的。多位ALU的实现思路完全一样。

74181：4位算术逻辑运算单元结构：4位全加器

4位并行进位链

4位选择器

1个控制门原始进位Cn

进位输出

Cn+4G、P

构成组间串行进位

构成组间并行进位74182：先行进位部件逻辑电路图

进位逻辑（1）组间串行168C12168C8168C4168C0C16Cn+4Cn（2）组间并行

1715874181

1715874181

1715874181

1715874181C074182并行进位链PGGⅣPⅣGⅢPⅢGⅡPⅡGI

PI

C3~1

CⅢ

CⅡCI

CⅣ

C15~13C11~9C7~5

23一月2024842.5.3内部总线根据总线所在位置分内部总线：

指CPU内各部件的连线。外部总线：

指系统总线，即CPU与存储器、I/O系统之间的连线。按总线的逻辑结构分单向总线：

信息只能向一个方向传送。双向总线：

信息可以分两个方向传送，既可以发送数据，也可以接收数据。23一月202485DE触发器：E输入端用以控制D的输入任何时候二者不能同时为1任何时候二者不能同时为123一月2024862.5.4定点运算器的基本结构单总线结构的运算器双总线结构的运算器三总线结构的运算器CPU内部所有部件都接到同一总线上。数据可以在任何两个寄存器之间，或任一个寄存器和ALU之间传送。如果有阵列乘法器或除法器，它们所处的位置与ALU相当。同一时刻，只能有一个操作数放在总线上，不能同时传送两个数据。结构特点：操作速度较慢，控制电路比较简单。

单总线结构的运算器这种结构有两条总线：总线1、总线2。两个操作数可以同时送到ALU中进行运算，只需一次操作控制，而把运算结果送到缓冲器，缓冲器的数据可以送到任意一条总线上，两条总线的数据通过通用寄存器组来存储。优点：速度比单总线结构快。双总线结构的运算器有三条总线：

两端接ALU的输入：输入总线1，输入总线2

一端接ALU的输出：输出总线3这样一步就可以控制两个数的运算，速度可以大大提高，通过通用寄存器把总线3的数据送到总线1与总线2。双总线结构的运算器23一月2024902.6浮点运算方法和浮点运算器2.6.1浮点加法、减法运算2.6.2浮点乘法、除法运算2.6.3浮点运算流水线2.6.4浮点运算器实例23一月202491设有两个浮点数X=Mx×2Ex和Y=My×2Ey

，且Ex>Ey若要求X±Y的结果S，则S=X±Y=MS×2ES

其中，ES=Ex，MS=Mx±(My

SHR(Ex-Ey))浮点数加减运算的步骤零操作数检查两操作数对阶尾数相加减结果的规格化结果的舍入处理结果的溢出判断2.6.1浮点数加减运算一个操作数为0，则不必运算，节省运算时间使小数点位置对齐，为加减运算做准备以双符号位的补码形式进行加减法操作23一月202492浮点数加减运算——两操作数对阶对阶的原则以较大的阶码为标准，调整阶码较小的数据；避免阶码较大的浮点数的尾数左移，导致最高有效数位丢失；具体操作求阶差△E＝EX－EY调整阶码较小的数据若△E>0，则MY右移△E位，结果的阶码为EX若△E<0，则MX右移|△E|位，结果的阶码为EY例，X——EX=0001，MX=0.101；Y——EY=0011，尾数MY=0.111阶差△E＝EX－EY=0001-0011=-10

X尾数MX右移2位，MX=0.00101<0增大阶码，尾数右移23一月202493浮点数加减运算——结果的规格化处理两尾数加减的结果有两种情况（尾数用双符号位的补码表示）尾数溢出尾数右移1位，阶码加1尾数为非规格化数据尾数左移1位，阶码减１，直至数值位最高位与符号位相反。同上例，对阶后E=EY=0011，尾数MX=0.001(01)，MY=0.111尾数求和

MS=MX+MY=00.00101+00.111=01.00001两符号位相反，应进行右规1位的操作则MS=00.100(001)，ES=011+1=0100两符号位为01或10右规左规补码表示的符号位与最高数值位相同双符号位补码表示结果规格化

1/2≤

|尾数|<1正数00.1*******(规格化)负数11.0*******(规格化)不规格化形式11.10******(3)10.********(4)00.01******(1)01.********(2)不规格化形式右规时最高位补符号位23一月202495浮点数加减运算——结果的舍入处理在对阶或右规操作时，会使加数或结果的尾数低若干位移出，影响精度，常用两种舍入处理方法方法１：０舍１入法保留右移时的移出位，若最高位为１，则尾数加１；否则舍去；特点：精度较高，但需要记录所有的移出位。方法２：恒置１法若之前步骤有右移操作，则直接将结果的最低位置1;特点：精度较0舍1入法较低，但应用简单。同上例，结果的尾数MS=00.100001

０舍１入法：MS=00.100恒置１法：MS=00.10123一月202496浮点数加减运算——结果的溢出判断尾数溢出在规格化处理时，通过完成右规完成；阶码溢出上溢(结果绝对值太大)——置上溢标志，结束；下溢(结果绝对值太小)——置机器零；正常——运算结束；同上例，运算结果的阶码ES=011+1=0100未溢出！23一月202497设浮点数的阶码用双符号位，尾数用单符号位的补码表示；[X]浮＝00010，0