2025年计算机原理考试题及答案

2025年计算机原理考试题及答案一、单项选择题（每题2分，共20分）1.已知某8位机器数为11001010，若其表示补码，则对应的十进制数值是（）A.-54B.-55C.-56D.-572.某浮点数字长32位，阶码8位（含1位阶符，移码表示），尾数24位（含1位数符，补码表示）。若阶码基值为2，尾数规格化后，该浮点数能表示的负数范围是（）A.-（1-2⁻²³）×2⁷到-2⁻¹×2⁻¹²⁷B.-（1-2⁻²³）×2¹²⁷到-2⁻¹×2⁻¹²⁷C.-（1-2⁻²³）×2¹²⁷到-2⁻¹×2⁻¹²⁸D.-（1-2⁻²³）×2⁷到-2⁻¹×2⁻¹²⁸3.某指令系统中，操作码长度固定为6位，地址码为3个10位字段，则该指令的最大长度是（）A.6位B.36位C.30位D.26位4.某计算机主存容量为4GB，Cache容量为32KB，块大小为64B。若采用4路组相联映射方式，则主存地址中组号的位数是（）A.10位B.11位C.12位D.13位5.总线仲裁中，链式查询方式的特点是（）A.仲裁速度快，优先级固定B.仲裁速度慢，优先级固定C.仲裁速度快，优先级可变D.仲裁速度慢，优先级可变6.微程序控制器中，控制存储器（CM）存储的是（）A.机器指令B.微指令C.操作数D.状态信息7.DRAM需要定期刷新的原因是（）A.电容电荷会泄漏B.存储单元易受干扰C.地址线分时复用D.行选通信号需更新8.以下不属于RISC指令系统特点的是（）A.指令长度固定B.采用硬布线控制C.只有Load/Store访问主存D.支持复杂指令嵌套9.某5级指令流水线（取指、译码、执行、访存、写回）中，若遇到数据相关导致的冒险，最直接的解决方法是（）A.插入气泡（Stall）B.转发（Forwarding）技术C.分支预测D.指令重排10.虚拟存储器中，页表的主要作用是（）A.记录物理页框的使用状态B.实现虚拟页号到物理页号的映射C.存储页内偏移地址D.管理快表（TLB）的替换二、填空题（每空1分，共20分）1.8位补码能表示的整数范围是______。2.海明码中，若数据位为k位，校验位为r位，则需满足的关系式是______。3.运算器的核心部件是______，其主要功能是完成______运算。4.指令周期通常分为取指周期、______周期、执行周期和______周期。5.虚拟存储器中，页式管理的最小地址映射单位是______，段式管理的最小单位是______。6.CPI（每条指令的时钟周期数）的计算公式为______。7.总线的一次完整传输周期包括______、寻址阶段、______和结束阶段。8.微指令的编码方式主要有直接编码、______和______。9.DRAM的存储单元基于______原理存储数据，而SRAM的存储单元基于______电路。10.TLB（快表）的作用是加速______过程，其本质是______的高速缓存。三、简答题（每题6分，共30分）1.简述原码乘法与补码乘法的主要异同点。2.比较Cache中随机替换算法、FIFO替换算法和LRU替换算法的优缺点。3.说明指令流水线中的结构冒险（StructuralHazard）产生的原因及解决方法。4.主存与Cache的映射方式有哪几种？分别简述其特点。5.简述微程序控制器的工作流程。四、分析题（每题10分，共20分）1.已知两个32位浮点数X和Y（格式：1位符号位，8位阶码（移码，偏置值127），23位尾数（补码，隐含最高位1）），X的机器码为42C80000H，Y的机器码为C1600000H。要求：（1）写出X和Y的十进制数值；（2）计算X+Y的浮点运算结果（要求写出阶码对齐、尾数加减、规格化、舍入的具体步骤）。2.某计算机的指令格式为“OPR1,R2,R3”（R型指令，操作码OP，源寄存器R2、R3，目标寄存器R1），数据通路包含PC、IR、MAR、MDR、通用寄存器组（R0-R7）、ALU等部件。假设该指令的执行流程为：取指→译码→执行（ALU计算R2+R3→R1）。要求：（1）画出取指阶段的信号流程（标注涉及的寄存器和控制信号）；（2）说明执行阶段ALU的输入来源及控制信号的作用。五、综合题（20分）设计一个支持8位定点整数运算的简单CPU数据通路，要求：（1）画出数据通路的主要部件（包括PC、IR、MAR、MDR、通用寄存器组、ALU、状态寄存器PSW等）及连接关系；（2）详细描述执行一条加法指令“ADDR1,R2”（将R2的内容加到R1中，结果存R1）的完整流程，包括取指、译码、执行阶段涉及的寄存器操作和控制信号（如PCout、MARin、ALUop等）。参考答案一、单项选择题1.A（补码11001010的符号位为1，数值位取反加1得00110110，即54，故为-54）2.B（阶码移码范围-127~+127，尾数补码规格化后范围-1~-2⁻¹，故负数范围为-（1-2⁻²³）×2¹²⁷到-2⁻¹×2⁻¹²⁷）3.B（操作码6位+3×10位地址码=36位）4.B（主存块数=4GB/64B=2²⁶，Cache组数=32KB/(4×64B)=2¹¹，故组号11位）5.B（链式查询优先级由离仲裁器的距离决定，仲裁需逐级传递，速度慢）6.B（控制存储器存储微程序，即微指令序列）7.A（DRAM利用电容存储电荷，电荷会泄漏，需定期刷新）8.D（RISC减少复杂指令，强调简单指令的快速执行）9.B（转发技术通过直接从ALU输出端获取数据，避免流水线停顿）10.B（页表实现虚拟地址到物理地址的映射）二、填空题1.-128~+1272.2ʳ≥k+r+13.ALU（算术逻辑单元）；算术和逻辑4.间址；中断5.页；段6.总时钟周期数/指令条数7.申请阶段；数据传输阶段8.字段直接编码；字段间接编码9.电容存储电荷；双稳态触发器10.地址转换；页表三、简答题1.相同点：均基于移位和加法操作，需处理符号位。不同点：原码乘法符号位单独处理（异或得符号），尾数取绝对值相乘；补码乘法符号位参与运算（采用Booth算法），尾数为补码形式，需考虑负数的加减操作。2.随机替换：实现简单（随机选择块替换），但可能替换掉常用块，命中率低；FIFO：按进入Cache的顺序替换最早进入的块，实现简单（队列记录顺序），但可能替换掉仍需使用的块（如循环访问的块）；LRU：替换最近最久未使用的块（通过计数器或栈记录访问顺序），命中率高，但实现复杂（需维护访问时间信息）。3.结构冒险是因流水线中多个阶段同时争用同一硬件资源（如同一时钟周期取指和访存需访问主存）。解决方法：①资源重复（如分离指令Cache和数据Cache）；②插入气泡（暂停后续指令执行，等待资源释放）；③指令调度（调整指令顺序避免冲突）。4.①全相联映射：主存块可映射到Cache任意块，灵活性高但地址转换复杂（需比较所有Cache块标记），适用于小容量Cache；②直接映射：主存块唯一映射到Cache某一块（块号=主存块号modCache块数），地址转换简单（只需比较对应块标记），但冲突率高；③组相联映射：主存块映射到Cache某一组的任意块（组号=主存块号modCache组数），结合前两者优点，冲突率较低且实现较简单（比较组内块标记）。5.微程序控制器工作流程：①取机器指令（PC→MAR，主存→MDR→IR）；②指令译码（IR的操作码→微地址形成部件）；③读取微指令（微地址→CM地址寄存器，CM→微指令寄存器）；④执行微指令（微指令的控制字段生成控制信号，执行对应操作；微地址字段生成下一条微指令地址）；⑤重复步骤③-④，直到完成该机器指令的所有微操作。四、分析题1.（1）X的机器码42C80000H转换为二进制：01000010110010000000000000000000。符号位0（正），阶码10000101（移码，偏置127）→阶码真值=133-127=6；尾数1001000...（隐含最高位1）→尾数真值=1.1001₂=1+2⁻¹+2⁻⁴=1.5625；故X=1.5625×2⁶=100。Y的机器码C1600000H转换为二进制：11000001001100000000000000000000。符号位1（负），阶码10000010→真值=130-127=3；尾数011000...（隐含最高位1）→尾数真值=1.011₂=1+2⁻²+2⁻³=1.375；故Y=-1.375×2³=-11。（2）X+Y=100+(-11)=89。浮点运算步骤：①阶码对齐：X阶码6，Y阶码3，将Y的尾数右移3位（6-3=3），阶码变为6。Y尾数右移3位（补符号位）：1.011→1.0001011（原尾数为-1.011，右移3位后为-0.001011）；②尾数加减：X尾数1.1001（+100/64=1.5625），Y尾数-0.001011（-11/64=-0.171875）；相加得1.1001-0.001011=1.011001；③规格化：结果尾数1.011001已满足规格化（最高位为1）；④舍入：无舍入需求；最终结果阶码6，尾数1.011001，符号位0，机器码为01000010101100100000000000000000→42B40000H（十进制89）。2.（1）取指阶段信号流程：PCout（PC内容送总线）→MARin（总线内容送MAR）→主存读（MDR接收主存数据）→MDRout→IRin（指令送IR）→PC+1（PC自增，准备取下一条指令）。（2）执行阶段ALU输入来源：R2（源寄存器1）和R3（源寄存器2）的输出。控制信号作用：R2out（R2内容送ALU左输入端）、R3out（R3内容送ALU右输入端）、ALUop（设置ALU为加法模式）、R1in（ALU结果送R1）。五、综合题（1）数据通路设计（示意图描述）：-核心部件：PC（程序计数器）、IR（指令寄存器）、MAR（主存地址寄存器）、MDR（主存数据寄存器）、通用寄存器组（R0-R7，含输入/输出缓冲）、ALU（算术逻辑单元，支持加法）、PSW（状态寄存器，记录进位、零标志等）。-连接关系：-PC通过总线连接到MAR（取指时PC→MAR）；-主存通过数据线连接到MDR（读/写数据）；-MDR连接到IR（取指后MDR→IR）和通用寄存器组（数据读写）；-通用寄存器组的输出连接到ALU的两个输入端（A、B），ALU输出连接到寄存器组输入和PSW；-总线作为各部件间的数据传输通道，通过控制信号（如PCout、MARin等）控制数据流向。（2）加法指令“ADDR1,R2”执行流程：①取指阶段：-PCout有效，PC内容（当前指令地址）送总线→MARin有效，总线内容存入MAR；-主存读信号有效，主存将MAR对应地址的指令送MDR；-MDRout有效，MDR内容（指令）送总线→IRin有效，指令存入IR；-PC+1信号有效，PC自增1，指向下一条指令地址。②译码阶段：-IR的操作码字段（OP=ADD）被译码，控制器识别为加法指令