2025年计算机组成原理期末考试试题及答案新版

2025年计算机组成原理期末考试试题及答案新版一、单项选择题（每题2分，共20分）1.某32位计算机中，若定点整数采用补码表示，符号位占1位，数值位占31位，则该整数能表示的最小负数是（）。A.-2³¹B.-（2³¹-1）C.-2³⁰D.-（2³⁰-1）2.某浮点运算单元执行两个规格化浮点数相加时，若结果的尾数绝对值大于1（以2为基数），则需要进行的操作是（）。A.左规，尾数左移1位，阶码减1B.右规，尾数右移1位，阶码加1C.左规，尾数左移若干位，阶码减相应位数D.右规，尾数右移若干位，阶码加相应位数3.下列关于RISC（精简指令集计算机）的描述中，错误的是（）。A.指令长度固定，寻址方式种类少B.通用寄存器数量较多，减少访存次数C.采用硬布线控制为主，提高指令执行速度D.支持复杂的指令流水线，允许更多指令重叠执行4.某计算机主存容量为4GB，按字节编址，Cache采用4路组相联映射，块大小为64B，Cache总容量为256KB。则主存地址中组号字段的位数是（）。A.10B.11C.12D.135.某CPU的指令流水线分为取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回（WB）5个阶段，各阶段的延迟分别为2ns、3ns、4ns、3ns、2ns。则该流水线的最大吞吐率（单位时间执行的指令数）约为（）。A.125MIPSB.200MIPSC.250MIPSD.333MIPS6.若某计算机的总线采用同步定时方式，总线时钟频率为100MHz，总线传输周期包含4个时钟周期，每个周期传输2字节数据，则总线带宽为（）。A.50MB/sB.100MB/sC.200MB/sD.400MB/s7.下列关于虚拟存储器的描述中，正确的是（）。A.虚拟地址空间的大小仅由主存容量决定B.页表的作用是实现虚拟页号到物理页号的映射C.段式存储管理比页式更易实现程序的共享和保护D.快表（TLB）是主存中页表的高速缓存8.某指令系统中，操作码字段占6位，地址码字段占20位（其中源操作数和目的操作数各占10位），则该指令的最大长度为（）。A.26位B.32位C.36位D.40位9.下列关于DMA（直接存储器访问）的描述中，错误的是（）。A.DMA传输过程中CPU完全不参与B.DMA控制器可直接控制总线进行数据传输C.DMA适用于高速外设与主存之间的批量数据传输D.DMA结束后需向CPU发送中断请求以通知完成10.某计算机的主存地址为32位，采用二级页表分页存储管理，页大小为4KB，每个页表项占4字节。若一级页表占1个页面，则二级页表的页目录项数为（）。A.1024B.2048C.4096D.8192二、填空题（每空2分，共20分）1.某8位无符号整数的二进制表示为11010110，其对应的十进制值为（）。2.若浮点数的阶码采用移码表示，尾数采用补码表示，且阶码和尾数均为4位（含符号位），则该浮点数能表示的最小负数是（）（用二进制表示）。3.动态随机存取存储器（DRAM）需要定期刷新的原因是（）。4.某计算机的CPI（每条指令的时钟周期数）为2，时钟频率为3GHz，则其运算速度为（）MIPS。5.指令周期通常分为取指周期、（）、执行周期和中断周期。6.总线仲裁的主要目的是（）。7.微程序控制器中，控制存储器（CM）用于存放（）。8.某计算机的中断系统中，若有5个中断源，采用独立请求方式，则需要（）根中断请求线。9.磁盘存储器的平均存取时间由寻道时间、（）和数据传输时间三部分组成。10.若某计算机的主存与Cache之间采用全相联映射，Cache缺失时采用LRU（最近最少使用）替换策略，则Cache控制器需要记录每个块的（）信息。三、简答题（每题8分，共40分）1.简述冯·诺依曼计算机的基本结构及工作原理。2.比较同步总线和异步总线的优缺点，并说明各自的适用场景。3.说明虚拟存储器中“页面抖动”的产生原因及解决方法。4.分析指令流水线中“控制冒险”的产生原因，并列举两种常见的解决措施。5.简述DRAM和SRAM的主要区别（从存储原理、速度、集成度、功耗等方面回答）。四、分析题（每题12分，共36分）1.已知某浮点数采用IEEE754单精度格式（32位），其十六进制表示为41B00000H。要求：（1）写出该浮点数的二进制表示；（2）计算其对应的十进制数值（要求写出计算过程）。2.某计算机的指令流水线包含IF（取指）、ID（译码/取数）、EX（执行）、MEM（访存）、WB（写回）5个阶段，各阶段的延迟均为1个时钟周期。现有如下指令序列：I1:ADDR1,R2,R3（R1←R2+R3）I2:SUBR4,R1,R5（R4←R1R5）I3:ANDR6,R4,R7（R6←R4∧R7）I4:ORR8,R6,R9（R8←R6∨R9）（1）分析该指令序列在流水线中执行时可能产生的冒险类型；（2）画出未采取任何冒险处理措施时的流水线时空图（假设初始时流水线为空）；（3）提出一种解决该冒险的具体方法，并说明其原理。3.某计算机的主存容量为256MB，按字节编址，Cache容量为32KB，块大小为64B，采用4路组相联映射方式，Cache的访问时间为10ns，主存的访问时间为100ns。假设程序执行过程中Cache的命中率为95%，要求：（1）计算主存地址中各字段（标记、组号、块内偏移）的位数；（2）计算该存储系统的平均访问时间；（3）若将Cache的块大小改为128B，分析对Cache命中率的可能影响（需说明原因）。五、设计题（每题15分，共30分）1.设计一个4位算术逻辑单元（ALU），要求支持以下操作：加法（A+B）减法（AB）逻辑与（A∧B）逻辑或（A∨B）（1）画出ALU的逻辑结构框图（需标注关键部件）；（2）说明控制信号的设置方式（列出控制信号名称及对应操作的编码）；（3）简要描述减法操作的实现原理（基于补码运算）。2.某计算机的指令系统包含以下3条指令：指令1：LOADR1,(R2)（将R2指向的主存单元内容加载到R1）指令2：STORE(R3),R4（将R4的内容存储到R3指向的主存单元）指令3：ADDR5,R6,R7（R5←R6+R7）假设CPU的控制单元采用硬布线方式设计，要求：（1）写出每条指令的执行步骤（取指、译码、执行等阶段的具体操作）；（2）设计控制信号的产生逻辑（需明确关键控制信号，如PCWrite、MemRead、RegWrite等的作用及触发条件）。答案一、单项选择题1.A2.B3.D4.B5.C6.B7.B8.C9.A10.A二、填空题1.2142.阶码1000，尾数1.000（注：阶码移码为全0时对应最小阶，尾数补码全1时为最小负数，具体表示为阶码1000（移码，偏移量为2³），尾数1.000（补码））3.电容电荷会泄漏，需定期补充4.15005.间址周期6.解决多个主设备同时申请总线的冲突7.微程序（或微指令）8.59.旋转延迟时间10.访问顺序（或使用次数）三、简答题1.基本结构：由运算器、控制器、存储器、输入设备、输出设备五大部件组成。工作原理：采用存储程序控制，将程序和数据预先存入存储器，控制器逐条取出指令并分析，根据指令控制各部件协调工作，自动完成数据运算和处理。2.同步总线：优点是传输速度快，时序统一；缺点是对总线长度和设备速度一致性要求高。适用于设备速度相近、总线长度较短的系统。异步总线：优点是灵活性高，可连接不同速度的设备；缺点是传输效率较低，时序控制复杂。适用于设备速度差异大、总线长度较长的系统。3.页面抖动：频繁的页面调入调出，导致CPU利用率急剧下降。原因：内存分配不足，进程的工作集未被完全装入主存，频繁产生缺页中断。解决方法：增加内存容量；采用合适的页面置换算法（如LRU）；调整进程的内存分配量（如工作集算法）。4.控制冒险：由分支指令或跳转指令引起的流水线断流。原因：流水线需要根据指令执行结果决定后续取指方向，但结果在执行阶段才能确定，导致取指阶段的指令预取错误。解决措施：（1）分支预测（静态或动态预测），提前猜测分支方向并预取指令；（2）延迟分支，在分支指令后插入1~2条无关指令（延迟槽），减少流水线气泡。5.存储原理：SRAM利用触发器存储数据，DRAM利用电容存储电荷；速度：SRAM更快；集成度：DRAM更高（电容结构简单）；功耗：DRAM因需要刷新，功耗更高；用途：SRAM用于Cache，DRAM用于主存。四、分析题1.（1）十六进制41B00000H转换为二进制：01000001101100000000000000000000，即符号位S=0（正），阶码E=10000011（二进制），尾数M=01100000000000000000000。（2）阶码E=131（十进制），偏移量=127，故指数e=131-127=4。尾数M=1.011（隐含最高位1），故数值=+1.011×2⁴=10110（二进制）=22（十进制）。2.（1）数据冒险（RAW）：I2依赖I1的R1结果，I3依赖I2的R4结果，I4依赖I3的R6结果。（2）时空图（部分）：周期1：I1-IF周期2：I1-ID，I2-IF周期3：I1-EX，I2-ID，I3-IF周期4：I1-MEM，I2-EX（stall），I3-ID，I4-IF（注：因I2的ID阶段需读取I1未写回的R1，故I2在EX阶段前需停顿）（3）解决方法：数据前推（旁路技术）。在EX阶段结束后，将I1的运算结果通过旁路路径直接送到I2的ID/EX阶段寄存器，避免等待WB阶段写回寄存器堆。3.（1）主存地址32位，块大小64B=2⁶，块内偏移6位；Cache容量32KB=2¹⁵B，4路组相联，组数=32KB/(4×64B)=128=2⁷，组号7位；标记位=32-7-6=19位。（2）平均访问时间=0.95×10ns+0.05×(10ns+100ns)=9.5ns+5.5ns=15ns。（3）块大小增大，可能提高命中率（局部性原理，相邻数据被预取），但块过大时，因Cache总块数减少，替换次数增加，可能导致命中率下降（块内无关数据占用空间）。五、设计题1.（1）逻辑框图：包含4位加法器、与门、或门、多路选择器（MUX）、进位链等。加法器输入A和B，与门输出A∧B，或门输出A∨B，MUX根据控制信号选择输出结果。（2）控制信号：OP[1:0]。OP=00：加法；OP=01：减法；OP=10：与；OP=11：或。（3）减法操作：将B取补码（B取反加1），然后与A相加（A+(-B)），通过加法器实现。2.（1）指令执行步骤：LOAD：取指（PC→MAR，