2025年(集成电路工程)科目试题及答案

2025年(集成电路工程)科目试题及答案一、单项选择题（每题2分，共20分）1.在65nmCMOS工艺中，若栅氧厚度tox=1.2nm，相对介电常数εr=3.9，则单位面积栅氧电容Cox最接近A.1.7fF/μm²B.2.9fF/μm²C.4.1fF/μm²D.5.3fF/μm²答案：B解析：Cox=ε0εr/tox=8.854×10⁻¹²×3.9/(1.2×10⁻⁹)=28.8mF/m²=28.8fF/mm²≈2.9fF/μm²。2.某差分放大器共模增益Acm=–12dB，差模增益Adm=38dB，则其共模抑制比CMRR为A.26dBB.40dBC.50dBD.60dB答案：C解析：CMRR=Adm–Acm=38–(–12)=50dB。3.在28nmFinFET中，若Fin高度Hfin=18nm，宽度Wfin=8nm，有效沟道长度Leff=24nm，则单Fin的等效沟道宽度Weff为A.26nmB.36nmC.44nmD.52nm答案：C解析：Weff=2Hfin+Wfin=2×18+8=44nm。4.某10bitSARADC采用VREF=1.2V，输入Vin=0.73V，则第5次比较时DAC输出电压为A.0.60VB.0.71VC.0.73VD.0.75V答案：B解析：前4位已确定为1011，第5位试探0，DAC输出=(1+0.25+0.125)×1.2/2=0.7125V≈0.71V。5.对于片上螺旋电感，提高Q值的最有效layout措施是A.增加外径B.采用顶层厚铜C.减小圈数D.增加中心空心面积答案：B解析：厚铜降低串联电阻，直接提升Q，效果最显著。6.在数字APR流程中，放置阶段若出现“congestionoverflow>5%”，首先应A.提高时钟频率B.降低利用率C.增加金属层D.缩小宏单元面积答案：B解析：降低利用率可立即减少局部密度，缓解拥塞。7.某LDO负载瞬态从0→100mA，输出下冲ΔV=48mV，负载电容CL=4.7μF，则估算环路带宽GBW≈A.50kHzB.100kHzC.200kHzD.400kHz答案：C解析：ΔV=Istep/(2πGBW·CL)→GBW=0.1/(2π×0.048×4.7e6)≈200kHz。8.在14nm节点，金属层最小节距p=42nm，采用自对准双重图形SADP，则光刻单次曝光节距需A.42nmB.63nmC.84nmD.126nm答案：C解析：SADP将光刻节距倍增2×，故曝光节距=2p=84nm。9.某PLL相位噪声–110dBc/Hz@1MHz，若参考频率fREF=100MHz，输出fOUT=2GHz，则带内相位噪声@1MHz折算到输出为A.–110dBc/HzB.–104dBc/HzC.–98dBc/HzD.–92dBc/Hz答案：B解析：20log(N)=20log(20)=26dB；–110+26=–84dBc/Hz，但1MHz处已出带，实际受环路滤波抑制≈–104dBc/Hz。10.在3DIC中，TSV直径8μm，深60μm，Cu电阻率ρ=17nΩ·m，则单根TSV电阻约A.10mΩB.20mΩC.40mΩD.80mΩ答案：B解析：R=ρ·h/A=17e9×60e6/(π×(4e6)²)=20.3mΩ。二、多项选择题（每题3分，共15分，多选少选均不得分）11.下列哪些技术可有效抑制窄沟道效应(NarrowWidthEffect)A.应力工程B.浅槽隔离(STI)倒角优化C.高κ金属栅D.环栅(GAA)结构答案：B、D解析：STI倒角降低机械应力；GAA消除宽度方向势垒差异。12.关于DDR5接口，下列叙述正确的是A.数据速率最高8400MT/sB.采用决策反馈均衡(DFE)C.工作电压1.1VD.引入片上ECC答案：A、B、C、D解析：DDR5JEDEC规范全部支持。13.在数字综合时，下列哪些命令可直接影响时钟树综合(CTS)A.set_clock_latencyB.set_clock_uncertaintyC.set_ideal_networkD.set_dont_touch_network答案：B、C、D解析：set_clock_latency仅用于约束，不驱动CTS引擎。14.下列哪些失效模式属于EM可靠性范畴A.电迁移空洞B.应力迁移(SM)C.时间依赖介电击穿(TDDB)D.热载流子注入(HCI)答案：A、B解析：TDDB与HCI为介质/界面失效，非金属迁移。15.在射频功率放大器设计中，提高PAE的措施包括A.谐波短路B.动态偏置C.变压器功率合成D.降低击穿电压答案：A、B、C解析：降低击穿电压会限制输出摆幅，反而降低PAE。三、填空题（每空2分，共20分）16.某65nm反相器输入斜率20ps，负载4fF，仿真得tpHL=18ps，则近似估算本征延迟τ≈______ps。答案：9解析：tpHL≈τ(1+CL/Cself)，设Cself≈1fF→τ≈tpHL/2=9ps。17.若某MOS管阈值电压VT=0.35V，体效应系数γ=0.18V^0.5，2φF=0.88V，则VSB=0.8V时VT升高______mV。答案：≈120解析：ΔVT=γ(√(2φF+VSB)–√2φF)=0.18(√1.68–√0.88)=0.12V。18.某8TSRAM单元在0.7V、–40°C下读静态噪声容限(RSNM)为185mV，若电压降至0.5V，则RSNM约______mV。答案：≈132解析：RSNM∝VDD，线性估算185×0.5/0.7≈132mV。19.某PLL分频比N=128，参考杂散–65dBc，若采用三角波ΔΣ调制使分频比波动±1，则带内杂散可降至______dBc。答案：≈–87解析：杂散功率降低20log(128)≈42dB，–65–42≈–87dBc。20.在2.5Dinterposer上，微带线宽4μm，厚1.2μm，距地平面2μm，介电常数εr=4，则特性阻抗Z0≈______Ω。答案：≈50解析：使用公式Z0≈87/(√εr+1.41)·ln(5.98h/(0.8w+t))=50Ω。四、判断改错题（每题2分，共10分，先判断对错，若错则给出正确表述）21.在FinFET中，短沟道效应(SCE)随Fin宽度减小而加剧。答案：错。正确：随Fin宽度减小栅控增强，SCE被抑制。22.数字APR中，时钟树综合(CTS)之后必须立即执行holdfixing，否则功能必定出错。答案：错。正确：holdviolation需修复，但“必定出错”过于绝对，低速下可能无故障。23.对于相同面积，圆形MOS版图比条形版图具有更小的漏极结电容。答案：对。圆形结构周长面积比最小，结电容减小。24.在LDO中，输出极点始终为主极点。答案：错。正确：轻载时输出极点频率降低，可能退化为次极点。25.3DNAND中，存储单元采用浮栅晶体管结构。答案：错。正确：3DNAND普遍采用电荷陷阱型(CT)结构，非浮栅。五、简答题（每题8分，共24分）26.简述在先进节点下，为何需要引入“自对准通孔”(SelfAlignedVia)技术，并说明其关键工艺步骤。答案：在7nm及以下，金属节距<40nm，传统通孔光刻套刻误差占比>30%，导致桥接或开路。自对准通孔利用选择性金属沉积与介电质回刻，实现通孔与下层金属自对准。关键步骤：①刻蚀低κ介电形成沟槽；②沉积TaN阻挡层；③Cu电镀填充；④CMP平坦化；⑤沉积可图形化介电帽；⑥选择性刻蚀露出Cu；⑦沉积Co通孔金属；⑧回刻形成自对准通孔。套刻误差降至<2nm，良率提升15%。27.某高速SerDes采用PAM4调制，信道插入损耗14dB@14GHz，说明接收机前端连续时间线性均衡(CTLE)的设计指标与电路实现。答案：指标：直流增益–1dB，峰值增益+8dB@7GHz，带宽>14GHz，噪声<3mVrms，线性度>0.8Vppd。电路：采用电阻负载共源放大器，源极退化电感峰化，负载并联峰化电感，零极点对抵消信道损耗。gm=25mS，负载R=400Ω，峰化电感L=0.9nH，3dB带宽16GHz，功耗4mW。AC耦合电容200fF，直流工作点0.55V。仿真眼高>120mV，眼宽>0.6UI，满足BER<1e12。28.解释“动态电压频率调整”(DVFS)在SoC中的实现难点，并给出硬件级解决方案。答案：难点：①电压降/过冲导致SRAM失效；②时钟域交叉异步风险；③温度梯度引起泄漏非线性；④电源网格IRDrop恶化。硬件方案：采用分布式LDO集群，每核独立供电，数字LDO50mV步进，响应时间<50ns；集成全数字PLL，频率切换<2μs；SRAM采用可编程裕度读辅助，电压降至0.45V仍保持200MHz；电源网格采用四层铜+TSV去耦，总去耦电容>400nF，IRDrop<25mV。硬件状态机与固件协同，实现<1%性能损失，节能35%。六、计算与分析题（共31分）29.（10分）某65nm工艺反相器链驱动64bit总线，总线长2mm，宽0.5μm，间距0.5μm，介电常数εr=3.2，厚度0.7μm，驱动端需满足tr=tf<80ps。(1)估算总线电容Cbus；(2)若反相器本征延迟τ=9ps，求最优级数N与每级尺寸放大系数f；(3)计算总延迟。答案：(1)平行板+边缘电容：Carea=ε0εr·L·w/h=8.854e12×3.2×2e3×0.5e6/0.7e6=40.5fF；Cfringe≈0.1fF/μm×2000μm=200fF；Cbus=40.5+200≈240fF。(2)总延迟最小：NlnN=ln(Cbus/Cin)，设最小反相器Cin=0.4fF，则NlnN=ln(240/0.4)=6.4，解得N≈5；f=(Cbus/Cin)^(1/N)=3.1。(3)总延迟t=Nt(1+f/γ)=5×9ps×(1+3.1/1.5)≈5×9×3.07≈138ps<80ps×2，满足。30.（10分）某差分LCVCO，电感L=0.8nH，Q=12，变容管Cmax/Cmin=2.4，寄生电容Cp=120fF，目标调谐范围3.2–4.2GHz。(1)计算所需最小总电容Ctot；(2)若采用AMOS变容，求最小与最大电容值；(3)估算相位噪声@1MHz，假设尾电流Itail=6mA，品质因数QL=6。答案：(1)fmin=1/(2π√LCmax)→Cmax=1/(4π²Lfmin²)=3.1pF；fmax→Cmin=1.8pF。(2)设Cvar_max/Cvar_min=2.4，则Cvar_min+Cp=1.8pF→Cvar_min=1.68pF；Cvar_max=2.4×1.68=4.03pF。(3)使用Lesson公式：PN(Δf)=10log[(2kT/Itail)(1/(8QL²))(f0/Δf)²]=–118dBc/Hz@1MHz。31.（11分）某28nm芯片集成降压DCDC，输入1.8V→输出0.9V，负载电流IL=300mA，开关频率fsw=100MHz，电感L=2.2nH，输出纹波要求<15mV。(1)计算所需最小输出电容Cout；(2)若采用3MHz轻载脉冲跳跃，估算轻载效率峰值；(3)分析高频下电感铁损机制，并提出降低方案。答案：(1)ΔI=(VIN–VOUT)VOUT/(LfswVIN)=0.9×0.9/(2.2e9×100e