2025年哈理工eda期末考试试题及答案

2025年哈理工eda期末考试试题及答案一、单项选择题（每题2分，共20分）1.以下关于硬件描述语言（HDL）的描述中，错误的是（）。A.VHDL支持强类型检查，Verilog支持弱类型检查B.综合工具可将RTL代码转换为门级网表C.行为级描述仅用于仿真，无法综合D.时序约束文件（.sdc）用于定义设计的时钟频率、建立时间等参数2.某同步时序电路中，时钟周期T=10ns，寄存器A的输出到寄存器B的输入路径延迟为6ns，寄存器B的建立时间t_setup=1ns，保持时间t_hold=0.5ns。该路径的时序余量为（）。A.3nsB.2nsC.1.5nsD.0.5ns3.以下哪种FPGA配置方式需要外部存储芯片（）。A.主模式（MasterSPI）B.从模式（SlaveParallel）C.JTAG在线配置D.直接通过USB-Blaster下载4.用Verilog实现4位二进制计数器时，若需在时钟上升沿触发，且当计数值为15时自动归零，正确的always块敏感列表应为（）。A.always@(posedgeclk)B.always@(negedgeclk)C.always@(clk)D.always@()5.以下关于状态机设计的描述中，正确的是（）。A.摩尔（Moore）型状态机输出仅与当前状态有关B.米利（Mealy）型状态机需要更多的触发器资源C.状态编码应优先使用二进制码以减少资源消耗D.状态机中必须包含空闲（IDLE）状态6.综合工具进行逻辑优化时，不会执行以下哪项操作（）。A.冗余逻辑消除B.位宽截断（BitTruncation）C.时钟树综合（CTS）D.逻辑复制（LogicReplication）7.某设计中需要实现一个3输入与门，以下VHDL代码正确的是（）。A.y<=aANDbANDc;B.y:=aANDbANDc;C.y=aANDbANDc;D.y<==aANDbANDc;8.在FPGA设计流程中，“布局布线（Place&Route）”步骤的主要输出是（）。A.网表文件（.v）B.时序报告（.sdf）C.位流文件（.bit）D.仿真模型（.vhd）9.以下关于异步FIFO设计的关键指标中，错误的是（）。A.深度（Depth）决定存储容量B.同步器（Synchronizer）用于跨时钟域信号传输C.空/满标志（Empty/Full）需在同一时钟域提供D.读写指针需采用格雷码编码以减少亚稳态风险10.用VHDL实现一个占空比30%的50MHz时钟分频器，正确的分频系数和比较值应为（）。（注：占空比=高电平时间/周期）A.分频系数10，比较值3B.分频系数20，比较值6C.分频系数5，比较值1.5D.分频系数8，比较值2.4二、填空题（每空2分，共20分）1.硬件描述语言的三大核心特性是________、________和________。2.时序分析中的“建立时间违例”指________；“保持时间违例”指________。3.FPGA的基本逻辑单元（LE）通常由________、________和________组成。4.Verilog中，reg类型变量默认初始值为________；wire类型变量默认初始值为________。三、简答题（每题10分，共30分）1.简述同步复位与异步复位的区别，并说明在FPGA设计中为何推荐使用同步复位。2.比较RTL级描述与门级描述的特点，举例说明二者在设计中的应用场景。3.说明“静态时序分析（STA）”与“动态仿真（DynamicSimulation）”的区别及各自的局限性。四、分析设计题（共30分）1.（10分）设计一个模12同步计数器，要求：时钟clk（上升沿触发）；同步复位信号rst_n（低电平有效）；使能信号en（高电平有效时计数）；进位输出cout（计数值为11时输出高电平）。（1）用Verilog写出RTL代码；（2）画出典型工作波形（包含clk、rst_n、en、计数值cnt、cout）。2.（10分）设计一个交通灯状态机，控制主干道（M）和支干道（S）的红绿灯切换，要求：初始状态为M绿灯、S红灯（状态S0）；S0状态持续20秒后转为M黄灯、S红灯（状态S1），持续3秒；S1结束后转为M红灯、S绿灯（状态S2），持续15秒；S2结束后转为M红灯、S黄灯（状态S3），持续3秒；循环上述过程。（1）用VHDL定义状态类型并设计状态转移逻辑；（2）说明状态编码方式（如二进制码、格雷码等）的选择依据。3.（10分）设计一个UART发送模块，要求支持9600波特率、8位数据位、1位停止位、无校验位，时钟为50MHz。（1）计算波特率发生器的分频系数；（2）用Verilog写出发送模块的核心代码（包含波特率计数器、移位寄存器、控制状态机）。答案一、单项选择题1.C2.B3.A4.A5.A6.C7.A8.C9.C10.B二、填空题1.并行性描述、时序特性描述、层次化设计2.数据在时钟沿到来前未稳定保持足够时间；数据在时钟沿到来后未稳定保持足够时间3.查找表（LUT）、触发器（FF）、进位链（CarryChain）4.x（未知状态）；z（高阻态）三、简答题1.同步复位与异步复位的区别：同步复位：复位信号仅在时钟有效边沿（如上升沿）触发时起作用，复位逻辑与时钟同步；异步复位：复位信号可立即触发寄存器复位，与时钟边沿无关。推荐同步复位的原因：同步复位利于时序分析，减少亚稳态风险；符合同步设计规范，提高设计可移植性；综合工具对同步复位的优化更高效，减少资源消耗。2.RTL级与门级描述的特点及应用：RTL级（寄存器传输级）：抽象描述数据在寄存器间的传输和逻辑操作（如“cnt<=cnt+1”），关注功能而非具体电路结构，用于设计初期的行为描述和综合；门级描述：直接描述逻辑门（如与门、或门）及其连接关系（如“y=a&b|c”），用于综合后的网表文件或特定优化场景。应用场景示例：RTL用于计数器、状态机的顶层设计；门级用于手工优化关键路径或兼容旧有设计。3.STA与动态仿真的区别及局限性：静态时序分析（STA）：通过遍历所有可能的路径，计算最大/最小延迟，验证是否满足时序约束；不依赖输入向量，覆盖所有可能情况，但无法验证功能正确性；动态仿真：通过输入测试向量，观察输出是否符合预期，验证功能正确性；但受测试向量覆盖范围限制，可能遗漏边缘情况。局限性：STA无法检测功能错误（如状态机转移错误）；动态仿真无法保证100%时序覆盖（如未激励的关键路径）。四、分析设计题1.（1）Verilog代码：```verilogmodulemod12_counter(inputclk,inputrst_n,inputen,outputreg[3:0]cnt,outputcout);always@(posedgeclk)beginif(!rst_n)begincnt<=4'd0;endelseif(en)begincnt<=(cnt==4'd11)?4'd0:cnt+4'd1;endendassigncout=(cnt==4'd11)&en;endmodule```（2）典型波形：clk：周期T，上升沿触发；rst_n：初始低电平，t1时刻拉高；en：t1后保持高电平；cnt：t1后从0开始递增，到11时归零；cout：cnt=11且en=1时高电平，持续1个clk周期。2.（1）VHDL状态机设计：```vhdllibraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitytraffic_lightisport(clk:instd_logic;rst_n:instd_logic;M_light:outstd_logic_vector(1downto0);-00:红,01:黄,10:绿S_light:outstd_logic_vector(1downto0));endtraffic_light;architectureBehavioraloftraffic_lightistypestate_typeis(S0,S1,S2,S3);signalcurrent_state,next_state:state_type;signalcount:std_logic_vector(25downto0);-50MHz时钟，20秒需计数1e9次（2^30≈1e9，此处简化为26位）begin-状态转移逻辑state_trans:process(clk,rst_n)beginifrst_n='0'thencurrent_state<=S0;count<=(others=>'0');elsifrising_edge(clk)thencurrent_state<=next_state;-各状态计时casecurrent_stateiswhenS0=>ifcount=1000000000then-20秒（50MHz=5e7次/秒，20秒=1e9次）count<=(others=>'0');elsecount<=count+1;endif;whenS1=>ifcount=150000000then-3秒（1.5e8次）count<=(others=>'0');elsecount<=count+1;endif;-S2、S3计时类似，略whenothers=>null;endcase;endif;endprocess;-下一个状态判断next_state_logic:process(current_state,count)begincasecurrent_stateiswhenS0=>ifcount=1000000000thennext_state<=S1;elsenext_state<=S0;endif;whenS1=>ifcount=150000000thennext_state<=S2;elsenext_state<=S1;endif;whenS2=>ifcount=750000000then-15秒（7.5e8次）next_state<=S3;elsenext_state<=S2;endif;whenS3=>ifcount=150000000thennext_state<=S0;elsenext_state<=S3;endif;endcase;endprocess;-输出逻辑（摩尔型）output_logic:process(current_state)begincasecurrent_stateiswhenS0=>M_light<="10";S_light<="00";-M绿，S红whenS1=>M_light<="01";S_light<="00";-M黄，S红whenS2=>M_light<="00";S_light<="10";-M红，S绿whenS3=>M_light<="00";S_light<="01";-M红，S黄endcase;endprocess;endBehavioral;```（2）状态编码选择格雷码：相邻状态仅有1位不同，可减少状态切换时的毛刺，降低EMI干扰，同时减少因亚稳态导致的错误（尤其在跨时钟域场景中）。3.（1）波特率发生器分频系数计算：波特率=9600bps，时钟频率=50MHz=50,000,000Hz，每个波特周期=1/9600≈104.1667μs。分频系数N=时钟频率/波特率=50,000,000/9600≈5208.33，取整数5208（实际中需根据误差调整，此处取5208）。（2）Verilog核心代码：```verilogmoduleuart_tx(inputclk,inputrst_n,input[7:0]data_in,inputsend_en,outputregtx,outputregbusy);parameterBAUD_DIV=5208;-9600波特率分频系数reg[12:0]baud_cnt;-13位计数器（2^13=8192>5208）reg[3:0]bit_cnt;-0~9（起始位+8数据位+停止位）reg[8:0]shift_reg;-起始位（0）+8数据位//波特率计数器always@(posedgeclk)beginif(!rst_n)beginbaud_cnt<=0;endelseif(busy)beginbaud