2025年计算机组成原理试题及答案

2025年计算机组成原理试题及答案一、单项选择题（每题2分，共20分）1.某16位计算机中，带符号整数采用补码表示，若寄存器A的内容为0xFFF0（十六进制），寄存器B的内容为0x0010，则A-B的结果（十六进制）为（）。A.0xFFE0B.0xFFF0C.0xFF00D.0x00002.某浮点数字长32位，其中阶码8位（含1位符号位，移码表示），尾数24位（含1位符号位，补码表示）。若规格化浮点数X的二进制表示为10000001011100000000000000000000（阶符+阶码+尾符+尾数），则X的十进制值约为（）。A.-7×2^3B.-7×2^2C.-14×2^3D.-14×2^23.某计算机主存地址空间为4GB，按字节编址，Cache采用4路组相联映射，块大小为64B，Cache总容量为512KB。则主存地址中组号字段的位数为（）。A.10B.11C.12D.134.下列关于指令周期的描述中，错误的是（）。A.取指周期需要访问主存读取指令B.间址周期的目的是获取操作数的有效地址C.执行周期的操作与指令类型无关D.中断周期需要保存程序计数器（PC）的值5.某CPU有16个通用寄存器，采用寄存器间接寻址方式访问主存。若指令格式为操作码（6位）+源寄存器（4位）+目的寄存器（4位）+偏移量（12位），则该指令能访问的主存地址范围是（）。A.0~2^12-1B.0~2^16-1C.0~2^28-1D.0~2^32-16.下列关于微程序控制器的描述中，正确的是（）。A.微指令的顺序控制字段直接决定微指令的执行顺序B.控制存储器（CM）用于存放当前执行的机器指令C.微程序计数器（μPC）通常可由微指令的下地址字段替代D.微指令的操作控制字段位数等于CPU中所有控制信号的总数7.某DRAM芯片容量为8G×8位，采用行列地址复用技术，行地址和列地址各13位。则该芯片的地址引脚数为（）。A.13B.26C.8D.168.下列总线标准中，支持即插即用且数据传输采用差分信号的是（）。A.PCIB.PCIeC.ISAD.AGP9.某计算机采用单总线结构，CPU主频为2GHz，总线时钟频率为500MHz，总线宽度为64位，每个总线事务包含1个地址周期和2个数据周期（每个周期1个总线时钟）。则该总线的最大数据传输率约为（）。A.500MB/sB.1000MB/sC.2000MB/sD.4000MB/s10.下列关于I/O接口的描述中，错误的是（）。A.并行接口的数据传输线数等于数据位数B.中断接口需要维护中断优先级逻辑C.DMA接口的核心是DMA控制器（DMAC）D.同步串行接口的收发双方需共享时钟信号二、填空题（每空2分，共20分）1.若某8位无符号整数X的二进制表示为10101010，则X的十六进制表示为（），X除以3的余数为（）（十进制）。2.某海明码的信息位为8位，采用偶校验，则需要（）位校验位；若接收到的码字为10110101（从左到右第1位为第1位校验位），则该码字的错误位是第（）位（从1开始计数）。3.某计算机的CPI为1.5，主频为3GHz，则执行一条指令的平均时间为（）ns；若通过流水线技术将CPI降至1.2，但流水线有5级，每个阶段的延迟为0.3ns（忽略寄存器延迟），则流水线的最大吞吐率为（）条/秒。4.某磁盘存储器转速为7200转/分，平均寻道时间为8ms，每个磁道有512个扇区，每个扇区512B。则该磁盘的平均访问时间约为（）ms，数据传输率约为（）MB/s（保留整数）。5.某计算机的虚拟地址空间为4GB，页面大小为4KB，页表项大小为4B。若采用单级页表，则页表占用的主存空间为（）MB；若采用两级页表（外层页表占10位），则内层页表的页号字段为（）位。三、简答题（每题8分，共40分）1.简述补码加减法运算中溢出判断的三种方法，并说明其适用场景。2.比较同步总线与异步总线的特点，分别列举一种典型应用。3.说明指令流水化处理中“结构冲突”“数据冲突”“控制冲突”的含义，并各举一例。4.解释虚拟存储器中“页面抖动”现象的成因及解决方法。5.画出微程序控制器的基本组成框图，并标注各部件的主要功能。四、分析设计题（每题15分，共30分）1.某计算机的指令系统需要支持以下功能：算术运算（加、减、乘、除）：操作数可为寄存器（R0~R7）或主存单元；逻辑运算（与、或、非、异或）：操作数仅为寄存器；转移指令（无条件转移、条件转移）：目标地址采用PC相对寻址（偏移量16位）。假设指令字长为32位，操作码采用扩展编码，设计一种合理的指令格式，并说明各字段的含义及编码方式。2.某计算机的Cache-主存层次参数如下：Cache容量：256KB，块大小：64B，4路组相联；主存容量：16GB，按字节编址；Cache访问时间：2ns，主存访问时间：100ns；某程序执行过程中，访问主存的地址序列（十六进制）为：0x00010000,0x0001003C,0x00010078,0x00020000,0x0001003C,0x000100B4,0x000100F0,0x00020000。（1）计算Cache的组数、主存地址各字段（标记、组号、块内偏移）的位数；（2）分析上述地址序列的Cache命中情况（命中/缺失类型），计算命中率；（3）若采用LRU替换策略，说明第5次访问（0x0001003C）时Cache的替换过程；（4）计算该程序的平均访问时间（忽略替换开销）。答案一、单项选择题1.C2.A3.B4.C5.C6.C7.A8.B9.B10.A二、填空题1.0xAA，12.4，53.0.5，约3.33×10^94.13，485.4，12三、简答题1.溢出判断方法：（1）符号位判断法：两个同符号数相加（或异符号数相减），结果符号与原数符号不同则溢出。适用于手工计算或简单电路。（2）进位位判断法：最高数据位的进位（C1）与符号位的进位（C0）异或为1则溢出。适用于并行加法器设计。（3）双符号位法（变形补码）：结果的两个符号位不同则溢出。适用于运算器内部检测。2.同步总线：所有设备共享统一时钟，传输周期固定，控制简单但灵活性差（如PCI总线）。异步总线：采用握手信号（请求/应答）协调传输，周期可变，适用于速度差异大的设备（如USB1.1）。3.结构冲突：因硬件资源不足导致多条指令同时使用同一资源（如单总线结构中取指与取数冲突）。数据冲突：后续指令依赖前序指令未完成的结果（如ADDR1,R2,R3后立即执行SUBR4,R1,R5）。控制冲突：转移指令改变PC值导致流水线断流（如条件转移指令未确定目标地址时后续指令已取指）。4.页面抖动：主存中页面频繁换入换出，CPU因等待页面调入而利用率下降。成因：多道程序度太高，主存分配页面数不足。解决方法：降低多道程序度，采用局部置换策略（如LRU），增加主存容量或调整页面大小。5.微程序控制器组成：控制存储器（CM）：存放微程序；微指令寄存器（μIR）：存放当前微指令；微地址形成部件：提供下一条微指令地址；微程序计数器（μPC）：初始微地址指针（可被μIR的下地址字段替代）；地址转移逻辑：处理条件分支微指令。四、分析设计题1.指令格式设计（32位）：操作码（8位）：前4位为基本操作码（0000~1111），扩展后支持更多指令（如算术运算用0000~0011，逻辑运算用0100~0111，转移用1000~1111）。算术运算指令（32位）：操作码（8位）+源1寻址方式（2位，00=寄存器/01=主存）+源1寄存器号（3位，R0~R7）+源2寻址方式（2位）+源2寄存器号（3位）+目的寄存器号（3位）+保留（11位）。逻辑运算指令（32位）：操作码（8位）+源1寄存器号（3位）+源2寄存器号（3位）+目的寄存器号（3位）+保留（15位）（因操作数仅为寄存器，无需寻址方式字段）。转移指令（32位）：操作码（8位）+条件码（2位，00=无条件/01=等于/10=小于等）+偏移量（16位，PC+偏移量为目标地址）+保留（6位）。2.（1）Cache组数=256KB/(64B×4)=1024组（2^10），故组号10位；块内偏移=log2(64)=6位；主存地址32位（16GB=2^34B？此处修正：16GB=2^34B，地址34位），标记=34-10-6=18位。（2）地址序列转换为二进制块号（块大小64B=2^6，块号=地址/64）：0x00010000/64=0x00010000>>6=0x400（组号=0x400&(1023)=0x400=1024？实际组号=块号%1024）。具体命中分析：第1次（0x00010000）：块号0x10000/64=0x400（组0x400），Cache未命中（冷缺失）；第2次（0x0001003C）：块号0x1003C/64=0x400+0x3C/64=0x400（同组），未命中（组内有空位）；第3次（0x00010078）：块号0x10078/64=0x401（组0x401），未命中；第4次（0x00020000）：块号0x20000/64=0x800（组0x800），未命中；第5次（0x0001003C）：块号0x400（组0x400），已存在（命中）；第6次（0x000100B4）：块号0x100B4/64=0x402（组0x402），未命中；第7次（0x000100F0）：块号0x100F0/64=0x