CN115939043B 半导体结构及其制作方法 （长鑫存储技术有限公司）

供包括多个间隔排布的半导体层和位于相邻半三区；在第一区和第二区的沟槽内壁形成牺牲除第二区的牺牲层和第一厚度的隔离层以形成在栅介质层上依次堆叠形成第一栅电极层和第2提供基底，所述基底包括多个间隔排布的半导体层以及位于相邻所所述沟槽包括自所述沟槽底部指向所述沟槽顶部方向依次分布的第一区、第二区和第三在所述牺牲层表面形成填充满所述沟槽的绝缘层，且所述去除所述第二区的所述牺牲层，且去除第一厚度的所述隔离层，以在部分所述栅介质层上形成第一栅电极层，所述第一栅电极在剩余所述栅介质层上形成第二栅电极层，所述第二栅电极层去除位于所述第三区的所述沟槽内壁的所述牺牲膜，剩余所述牺牲膜作为所述牺牲在所述第三区的所述沟槽内壁形成第二绝缘层，且所述第二形成绝缘膜，所述绝缘膜填充满所述第三区的所述沟槽内壁与所述第一绝缘层之间的区3去除位于所述开口内的至少部分所述绝缘膜，以露出剩余所述隔离层的至少部分顶去除所述第二区的所述牺牲层；形成栅介质层的工艺步骤包括：至对低于所述沟槽底部的所述半导体层进行第一金属化处理，以基底，所述基底包括多个间隔排布的半导体层以及位于相栅介质层、第一栅电极层以及第二栅电极层，所述第一栅电极层和所述绝缘层，所述绝缘层位于所述沟槽内且隔离位于同一所述沟槽45体管的排布方式以及如何缩小动态存储器阵列结构中单个功能器件的尺寸进行研究的同[0005]根据本申请一些实施例，本申请实施例一方面提供一种6所述湿法刻蚀工艺对所述隔离层与所述牺牲膜的刻蚀速电极层均位于所述栅介质层上，并共同位于所述第二区的所述沟槽和环绕所述半导体层，7的栅电极层的功函数值，以降低栅电极层的功函数值与半导体层的功函数值之间的差异，[0024]图1至图42为本申请一实施例提供的半导体结构的制作方法各步骤对应的结构示[0025]图43至图48为本申请另一实施例提供的半导体结构的制作方各步骤对应的结构[0026]图49至图54为本申请又一实施例提供的半导体结构的制作方各步骤对应的结构8施例提供的半导体结构的制作方法进行详细说明。图1至图42为本申请一实施例提供的半示意出半导体结构制作方法的步骤，本实施例中的图1至图42均为半导体结构的局部结构牲膜后沿第一截面方向AA1的剖面示意图，图7为在图2基础上形成第一保护层和初始牺牲膜后沿第二截面方向BB1的剖面示意图，图8为在图2基础上形成第一保护层和初始牺牲膜后沿第三截面方向CC1的剖面示意图，图9为在图2基础上形成第一保护层和初始牺牲膜后和第二掺杂区III均可以作为后续形成的具有半导体层101的GAA晶体管的源极或者漏极，103的第一区a与半导体层101的第一掺杂区I对应，沟槽103的第二区b与半导体层101的沟9Z构成平面为第一平面时，第一区a在第一平面上的正投影覆盖第一掺杂区I在第一平面上和第二掺杂区III在第一平面上的正投影的关系均与第一区a和第一掺杂区I在第一平面上[0037]对初始基底110进行掺杂处理以及退火处理，使得初始基底110内掺杂有N型离子的至少一种。例如，掺杂离子在初始基底110内的掺杂浓度可以为1×1019atom/cm3～1×深度可以为250～300nm。初始基底110内朝第一掩膜层120指向初始基底110的方向的掺杂余初始基底110共同构成的顶面上形成第二掩膜层130，第二掩膜层130具有多个相互分立不为90°。[0042]结合参考图5和图1，以第二掩膜层130为掩膜刻蚀初始基底110(参考图4)和隔离术(SAQP，Self_AlignedQuadruplePatterning)或者自对准双重成像技术(SADP，Self_及每一初始位线124与4个第一掺杂区I相接触作为示例，实际应用中，可根据实际电学需牲层125表面形成填充满沟槽103的绝缘层126，且绝缘层126还露出隔离层102的至少部分线124的顶面和隔离层102远离初始位线124的顶面均形成有第一保护层160，第一保护层牺牲膜105之前，半导体层101远离初始位线124的顶面和隔离层102远离初始位线124的顶方法还可以包括：对低于沟槽103底部的半导体层101(即初始位线124)进行第一金属化处成位线104，且位线104由部分被金属化处理的第一掺杂区I和部分被金属化处理的初始位分被金属化处理的初始位线124以及相邻金属半导体化合物之间的未被金属化处理的初始[0065]需要说明的是，图17和图20中与椭圆形相似的虚线框所限定的半导体层101的区包括：对第三区c(参考图1)的沟槽103对应的半导体层101(即第二掺杂区III)进行第二金[0067]需要说明的是，图21和图22中与椭圆形相似的虚线框所限定的第二掺杂区III的牲膜115和半导体层101共同构成的表面形成金属层(图中未示出)，即金属层位于沟槽103体材料直接接触而形成肖特基势垒接触，欧姆接触有利于降低第二掺杂区III与电容接触绝缘膜进行化学机械平坦化处理至露出第二掺杂区III顶面，剩余第一绝缘膜作为第一绝[0075]结合参考图23至图25和图26至图28，去除位于第三区c的沟槽103内壁的牺牲膜掺杂区III的部分侧壁，牺牲层125和剩余隔离层102共同露出第二掺杂区III的全部侧壁。二绝缘层116还位于第一绝缘层106侧壁，第二绝缘层116以及第一绝缘层106作为绝缘层缘层116在环绕第二掺杂区III侧壁的同时，还覆盖牺牲层125顶面和部分隔离层102顶面，绝缘膜136，绝缘膜136填充满第三区c(参考图28)的沟槽103内壁与第一绝缘层106之间的绝缘层126的材料与牺牲层125的材料和隔离层102的材料均不相同，则可以向第二绝缘层介质层107，使得沟道区II在基底100(参考图1)上的正投影小于第二掺杂区III在基底100[0087]而且，栅介质层107的外围在基底100上的正投影小于第二绝缘层116的外围在基半导体层101的外壁相较于隔离层102远离半导体层101的外壁，也可以更靠近半导体层还位于剩余隔离层102顶面；在剩余栅介质层107上形成第二栅电极层128，第二栅电极层128的功函数值与第一栅电极层118的功函数值不同，且第一栅电极层118以及第二栅电极层128在沿第一区a(参考图1)指向第三区c(参考图1三区c和部分第二区b(参考图1)对应的初始栅电极层，剩余初始栅电极层作为第一栅电极准地形成尺寸精确的第一栅电极层118，无需通过刻蚀工艺来设计第一栅电极层118的尺压的同时，通过调控第一栅电极层118和第二栅电极层128的相关参数使得栅电极层108适二掺杂区III顶面的绝缘材料层117的顶面以及填充满第二绝缘层116围成的空隙的介质和电容结构(图中未示出)。在一些实施电容接触结构远离第二掺杂区III的顶面形成低栅电极层108的功函数值与半导体层101的功函数值之间的差异，一方面，有利于降低[0100]图43至图48为本申请另一实施例提供的半导体结构的制作方各步骤对应的结构初始位线224进行第一金属化处理以形成位线204以及对第二掺杂区III进行第二金属化处[0107]在牺牲层225上形成填充满沟槽203的绝缘膜，且绝缘膜还填充满开口g(参考图的半导体层201的侧壁形成栅介质层、形成第一栅电极层和第二栅电极层以及形成第一介[0114]图49至图54为本申请又一实施例提供的半导体结构的制作方各步骤对应的结构初始位线324进行第一金属化处理以形成位线304、对第二掺杂区III进行第二金属化处理三区c(参考图1)的沟槽内壁形成第三介质层317，位于第二区b的沟槽内壁的第三介质层对露出的沟道区II侧壁和第二掺杂区III的侧壁和顶面进行热氧化处理，以形成第三介质例中，也可以通过沉积工艺形成覆盖沟道区侧壁和第二掺杂区的侧壁和顶面的第三介质[0120]由于对露出的沟道区II和第二掺杂区III侧壁进行热氧化处理，则沟道区II和第二掺杂区III的部分区域被转化为第三介质层317，使得沟道区II和第二掺杂区III在位线304上的正投影均小于第一掺杂区I在位线304上的正投影，有利于在不采用刻蚀工艺的前导体层301构成的晶体管的阈值电压，使得晶体管在较低的阈值电压下，实现导通或者关上依次堆叠形成第一栅电极层318和第二栅电极层328，且第二栅电极层328的功函数值与部方向依次分布的第一区a(参考图1)、第二区b(参考图1)和第三区c(参考图1)；牺牲层128和第一栅电极层118在沿第一区a指向第三区c的方向上堆叠，且第二栅电极层128的功[0134]本领域的普通技术人员可以理解，上述各实施方式是实现本申请的具体实施