FP设计应用教程 2

选择题（29道）1.【单选题】VerilogHDL中，用于连续赋值的关键字是（）。

A.always

B.assign

C.initial

D.reg答案：B

难易程度：易

知识点：连续赋值语句特性

答案解析：在VerilogHDL中，关键字assign用于连续赋值语句，用来驱动net类型的变量，如wire型，所以选项B正确。always用于描述电路的逻辑行为，initial常用于信号的初始化，reg是寄存器型变量，故选项A、C、D错误。2.【单选题】VerilogHDL中，以下哪个是合法的标识符？

A.58ant

B._CLK*well

C.counter

D.？wew答案：C

难易程度：易

知识点：标识符

答案解析：VerilogHDL的标识符是任意大小写字母、数字、$符号和_（下划线）符号的组合，但是第一个字符必须是字母或者下划线。选项A以数字开头，选项B包含非法字符*，选项D包含非法字符？，只有选项C符合标识符的规则。所以本题选C。3.【单选题】VerilogHDL中，逻辑相等运算符是（）。

A.==

B.===

C.!=

D.!==答案：A

难易程度：易

知识点：关系运算符运算规则

答案解析：在VerilogHDL中，逻辑相等运算符是==，全等运算符是===，逻辑不等运算符是！=，不全等运算符是！==，所以选项A正确，选项B、C、D错误。4.【单选题】以下关于VerilogHDL中注释的说法，错误的是（）。

A.单行注释使用//符号

B.多行注释使用/……/符号

C.多行注释可以嵌套

D.注释可用于辅助程序阅读和代码调试答案：C

难易程度：易

知识点：注释

答案解析：VerilogHDL支持两种注释方式，单行注释使用//符号，多行注释使用/……/符号，注释可用于辅助程序阅读和代码调试，且多行注释不允许进行嵌套，如/*Thisis/*anillegal*/comment*/就是一个非法注释的例子，所以选项C说法错误，选项A、B、D说法正确。5.【单选题】VerilogHDL中，用于定义模块开始和结束的关键字是（）。

A.module和endmodule

B.input和output

C.always和initial

D.assign和reg答案：A

难易程度：易

知识点：关键字

答案解析：在VerilogHDL中，module和endmodule用于定义模块的开始和结束，input和output用于定义I/O端口，always用于描述电路的逻辑行为，initial常用于信号的初始化，assign用于连续赋值，reg是寄存器型变量，所以选项A正确，选项B、C、D错误。6.【单选题】VerilogHDL中，默认位数为32位的数值表示方式是？

A.4’b1111

B.12’habc

C.’hc3

D.16’d255答案：C

难易程度：易

知识点：数字格式

答案解析：VerilogHDL数值可以指定位数，也可以不指定位数。不指定位数时，<位数>位置的数据省略，默认为32位，如’hc3。选项A、B、D都明确指定了位数。所以本题选C。7.【单选题】以下哪种变量类型是VerilogHDL中最常使用的线网型数据类型？

A.wire

B.tri

C.supply0

D.supply1答案：A

难易程度：易

知识点：线网型变量分类

答案解析：在11种线网型变量中，wire是最常使用的线网型数据类型，在模块中，wire型变量可以作为电路连线使用。所以本题答案是A。8.【单选题】以下关于VerilogHDL中变量声明的说法，正确的是（）。

A.wire型变量不能储存当前数值，默认值为Z

B.reg型变量可以始终保持其状态的值，默认值为0

C.未明确指出端口数据类型时，端口被默认为reg型数据

D.线网型变量和寄存器型变量都可以在任何地方赋值答案：A

难易程度：易

知识点：线网型变量特性、寄存器型变量特性

答案解析：wire型变量用于连接不同的硬件模块元件，不能储存值，若没有驱动连接到线网型变量上，它就呈现高阻状态，默认值为Z，所以选项A正确。reg型变量是储存数据的变量，没有驱动的寄存器型变量或者是未初始化的变量，默认值视为X（未知的），故选项B错误。在进行模块端口声明时，如果没有明确指出端口数据类型，这个端口被默认为wire型数据，故选项C错误。仅在变量声明时，或者在initial和always过程块中，才可以给寄存器型变量赋值，而线网型变量通常使用连续赋值语句assign对其进行赋值，故选项D错误。9.【单选题】VerilogHDL中，缩位与运算符是（）。

A.&

B.~&

C.|

D.~|答案：A

难易程度：易

知识点：缩位运算符运算规则

答案解析：在VerilogHDL中，缩位与运算符是&，缩位与非运算符是～&，缩位或运算符是|，缩位或非运算符是～|，所以选项A正确，选项B、C、D错误。10.【单选题】以下关于VerilogHDL中过程赋值语句的说法，错误的是（）。

A.过程赋值只能对寄存器型的变量赋值

B.阻塞性过程赋值运算符为“=”

C.非阻塞性过程赋值运算符为“<=”

D.可以在一个always过程块中混合使用阻塞性和非阻塞性赋值答案：D

难易程度：易

知识点：过程赋值语句特性

答案解析：过程赋值语句是在initial或者always过程块中使用的赋值语句，只能对寄存器型的变量赋值，阻塞性过程赋值运算符为“=”，非阻塞性过程赋值运算符为“<=”，注意不要在一个always过程块中混合使用阻塞性和非阻塞性赋值，否则会影响电路综合和电路行为，所以选项D说法错误，选项A、B、C说法正确。11.【多选题】VerilogHDL的赋值语句分为哪两种类型？

A.连续赋值语句

B.过程赋值语句

C.阻塞赋值语句

D.非阻塞赋值语句答案：A，B

难易程度：中

知识点：赋值语句分类

答案解析：文档中明确说明VerilogHDL赋值分为连续赋值和过程赋值两种类型，而阻塞赋值语句和非阻塞赋值语句是过程赋值语句中的两类赋值运算。所以本题选A、B。12.【多选题】以下关于VerilogHDL中标识符的说法，正确的有（）。

A.标识符是任意大小写字母、数字、$符号和_(下划线)符号的组合

B.第一个字符必须是字母或者下划线

C.标识符区分大小写

D.建议在标识符中使用大小写混合答案：A，B，C

难易程度：易

知识点：标识符

答案解析：VerilogHDL代码中的标识符是任意大小写字母、数字、$符号和_(下划线)符号的组合，但第一个字符必须是字母或者下划线，且标识符区分大小写，为了保持代码的一致性和可读性，不建议在标识符中使用大小写混合，普通内部信号建议全部小写，并且信号命名最好能体现信号的含义，所以选项A、B、C正确，选项D错误。13.【多选题】VerilogHDL中，以下哪些是寄存器型变量（）。

A.reg

B.integer

C.time

D.real答案：A，B，C，D

难易程度：易

知识点：寄存器型变量分类

答案解析：常用的寄存器类型变量有reg、integer、time、real等，reg可定义位宽的寄存器型变量，integer是32位有符号的整数型变量，time是64位无符号的时间变量，real是64位有符号的实数型变量，所以选项A、B、C、D都正确。14.【多选题】VerilogHDL中的运算符按照功能可分为以下哪些类？（多选）

A.算术运算符

B.位运算符

C.逻辑运算符

D.双目运算符答案：A，B，C

难易程度：易

知识点：运算符类型

答案解析：文档中提到VerilogHDL提供的运算符按照功能可分为9类，包括算术运算符、位运算符、缩位运算符、逻辑运算符、赋值运算符、关系运算符、移位运算符、条件运算符、拼接运算符。双目运算符是按照运算符的操作数数量的分类。所以本题选A，B，C。15.【单选题】在VerilogHDL中，若A=4’b1100，B=4’b1010，那么A&B的结果是（）。

A.4’b1100

B.4’b1010

C.4’b1000

D.4’b0000答案：C

难易程度：中

知识点：位运算符运算规则

答案解析：位运算符中的按位与（&）是将两个多位操作数按位对齐，对应位进行与运算。A=4’b1100，B=4’b1010，按位与运算后结果为4’b1000，所以选项C正确。16.【单选题】已知a=1'b1，b=1'b0，c=1'b1，那么表达式(a&b)?c:a的值是（）A.1'b0B.1'b1C.1'bxD.1'bz答案：B难易程度：易知识点：条件运算符运算规则答案解析：根据条件运算符的运算规则，先判断条件表达式(a&b)的值。a&b即1'b1&1'b0，按位与运算结果为1'b0，条件为假。所以将表达式2的值赋给变量，表达式2为a，a的值是1'b1，因此结果为1'b1，选B。17.【单选题】在Verilog中，若有reg[3:0]a=4’b1010;则&a的结果是（）。

A.1’b1

B.1’b0

C.1’bX

D.1’bZ答案：B

难易程度：中

知识点：缩位运算符运算规则

答案解析：缩位与运算符&是对一个多位操作数从最高位开始依次按位进行与运算，直到最低位。a=4’b1010，进行缩位与运算时，1&0&1&0=0，所以结果为1’b0，选项B正确。18.【多选题】以下关于条件运算符和拼接运算符的说法，正确的是（）

A.条件运算符是三目运算符

B.拼接运算符可以嵌套使用

C.条件运算符只能用于简化if-else语句

D.拼接运算符合并结果的位宽是参与拼接运算数据的位宽之和答案：ABD

难易程度：中

知识点：条件运算符运算规则、拼接运算符运算规则

答案解析：选项A：条件运算符的格式为变量=条件表达式？表达式1：表达式2，是运算符里唯一的三目运算符，所以A正确。选项B：拼接运算符可以嵌套使用，例如{2{A},2{B},C}，所以B正确。选项C：条件运算符可以用于简化if-else语句的书写和提高代码的可读性，但不是只能用于此，还可用于一些简单的条件判断赋值等场景，所以C错误。选项D：拼接运算符合并结果的位宽是参与拼接运算数据的位宽之和，如前面填空题中{A,B}，A和B都是2位，结果为4位，所以D正确。19.【多选题】以下关于VerilogHDL运算符优先级的说法正确的是（）。

A.括号（）的优先级最高

B.逻辑非（！）的优先级高于逻辑与（&&）

C.逻辑与（&&）的优先级高于逻辑或（||）

D.所有运算符优先级相同答案：A，B，C

难易程度：难

知识点：运算符优先级

答案解析：在VerilogHDL中，括号（）的优先级高，逻辑非（！）的优先级最高，逻辑与（&&）比逻辑或（||）的优先级高，不同运算符优先级不同，所以D选项错误，答案选A、B、C。20.【单选题】以下关于阻塞性过程赋值和非阻塞性过程赋值的说法，正确的是（）

A.阻塞性过程赋值是并行执行的

B.非阻塞性过程赋值是顺序执行的

C.阻塞性过程赋值在前一条语句赋值完成之前，后一条语句不会执行

D.非阻塞性过程赋值在赋值时先计算右边表达式的值，然后立即更新左边的变量答案：C

难易程度：中

知识点：阻塞性过程赋值；非阻塞性过程赋值

答案解析：阻塞性赋值语句使用阻塞性赋值符号“=”，这种赋值方式是顺序执行的，在前一条语句赋值完成之前，后一条语句不会执行，故C正确；非阻塞性赋值语句使用非阻塞性赋值符号“<=”，允许多条赋值语句同时进行操作，语句是并行执行的，先计算每条赋值语句右边的表达式，然后在指定时刻，将语句块里面的所有赋值语句同时执行，所以A、B、D错误。21.【单选题】在VerilogHDL中，reg变量的定义格式为reg[MSB:LSB]变量1,变量2,…,变量n；如果没有书写位宽，默认是（）位变量。

A.1

B.8

C.16

D.32答案：A

难易程度：中

知识点：变量声明的格式

答案解析：根据文档内容，定义reg变量的时候要定义位宽，用[MSB:LSB]表示位宽范围，通常按照数字系统的书写习惯把最高位放在左边，最低位放在右边。没有书写位宽的默认是1位变量。22.【多选题】在VerilogHDL中，以下属于寄存器型变量的有（）。

A.wire

B.timeC.integer

D.real

答案：B、C、D

难易程度：中

知识点：变量的分类

答案解析：在VerilogHDL中，变量分为线网型和寄存器型。wire属于线网型变量，而reg、integer、real、time属于寄存器型变量。reg可定义位宽；integer是32位有符号的整数型变量；real是64位有符号的实数型变量；time是64位无符号的时间变量。23.【单选题】在VerilogHDL中，下划线“_”不可以用于以下哪种情况？（）

A.增加程序的可读性，出现在数字中间的任何位置

B.用于命名标识符，体现模块名或变量名中的层次或分类

C.作为关键字使用

D.区分不同的标识符答案：C

难易程度：中

知识点：下划线

答案解析：文档中指出，在VerilogHDL中，下划线的主要作用是增加程序的可读性，当它用在数值中，符号“_”可以出现在数字中间的任何位置，以增加数值的可读性；还可以用于命名标识符，体现模块名或变量名中的层次或分类。而关键字是VerilogHDL预定义的，下划线不是关键字，所以不能作为关键字使用。24.【单选题】在一个Verilog模块中，有如下代码：reg[7:0]data;initialbegindata=8'b10101010;#10data=data<<2;#10data=data>>1;end经过上述代码执行后，data的值为（）。

A.8'b01010000

B.8'b10100000

C.8'b00101000

D.8'b00010100答案：A

难易程度：难

知识点：移位运算符运算规则

答案解析：首先，data初始值为8'b10101010。经过#10后，执行data=data<<2，左移2位，左边移出的位丢弃，右边补0，得到8'b10101000。再经过#10后，执行data=data>>1，右移1位，右边移出的位丢弃，左边补0，得到8'b01010000，所以选项A正确。25.【单选题】以下关于参数的说法，正确的是（）

A.参数在定义时与常量相匹配，在使用过程中可以改变其值

B.参数可以提高程序的可读性和可维护性

C.与参数匹配的表达式里不能引入另一个参数

D.参数在未改变模块主要逻辑结构的情况下，不能通过改变参数来改变电路的属性答案：B

难易程度：难

知识点：参数

答案解析：选项A，文档中明确提到“参数在定义时与常量相匹配，在使用过程中始终用参数代表这个常量”，说明参数值在使用过程中不能改变，A错误；选项B，“使用参数可以提高程序的可读性和可维护性”，B正确；选项C，文档给出例子“parameterbyte_size=8,byte_msb=byte_size-1;”，表明与参数匹配的表达式里可以引入另一个参数，C错误；选项D，“在未改变模块主要逻辑结构的情况下，可以通过改变参数来改变电路的属性，从而提高代码的复用性”，D错误。26.【单选题】以下关于连续赋值语句的说法，正确的是（）

A.连续赋值语句可以对寄存器型变量赋值

B.连续赋值语句使用关键字initial引导

C.连续赋值语句是数字逻辑电路中行为级建模的重要方式

D.连续赋值语句适合描述组合逻辑答案：D

难易程度：易

知识点：连续赋值语句用法

答案解析：连续赋值语句用来驱动net类型的变量，比如wire型，不能对寄存器型变量赋值，选项A错误；连续赋值语句使用关键字assign引导，而initial用于initial过程块，选项B错误；连续赋值语句是数字逻辑电路中数据流建模的重要方式，而非行为级建模，选项C错误；连续赋值语句非常适合描述组合逻辑，选项D正确。27.【多选题】下面属于矢量的定义有（）。A.wirea;B.wire[7:0]bus;C.regclock;D.reg[31:0]busA,busB,busC；答案：B，D难易程度：易知识点：标量与矢量答案解析：矢量指的是线宽大于一条的连线、位数大于一位的变量28.【单选题】以下默认位宽是32位的寄存器类型变量是（）。A.regB.integerC.realD.time答案：B难易程度：中知识点：寄存器变量分类答案解析：reg类型默认1位，integer是32位有符号整数型变量，real是64位有符号实数型变量，time是64位无符号时间变量。29.【单选题】下列属于合法标识符的是（

）？A./startB.51job_nameC."font"D.system_clk答案：D难易程度：易知识点：标识符答案解析：B以数字开头，A、C包含了标识符不允许的符号填空题（11道）1.【填空题】VerilogHDL的运算符中，逻辑运算符包括逻辑与（&&）、逻辑或（||）和______。答案：逻辑非（！）

难易程度：易

知识点：逻辑运算符运算规则

答案解析：文档中说明VerilogHDL的逻辑运算符包括逻辑与（&&）、逻辑或（||）和逻辑非（！）。所以答案是逻辑非（！）。2.【填空题】VerilogHDL中，线网型变量默认的数据类型是_____。答案：wire

难易程度：易

知识点：线网型变量特性

答案解析：在进行模块端口声明时，如果没有明确指出端口数据类型，这个端口被默认为wire型数据，wire是最常使用的线网型数据类型，所以线网型变量默认的数据类型是wire。3.【填空题】VerilogHDL中，寄存器型变量默认值视为_____。答案：X

难易程度：易

知识点：寄存器型变量特性

答案解析：寄存器型变量是储存数据的变量，没有驱动的寄存器型变量或者是未初始化的变量，默认值视为X，意思是未知的。4.【填空题】VerilogHDL中，连续赋值语句用来驱动_____类型（填英文）的变量。答案：net

难易程度：易

知识点：连续赋值语句特性

答案解析：连续赋值语句用来驱动net类型的变量，如wire型，在VerilogHDL中，使用关键字assign引导，语句格式为assign变量名=赋值表达式。5.【填空题】已知a=3'b101，b=3'b011，sel=1'b1，表达式out=sel?{a[2:1],b[0]}:{b[2:1],a[0]}的运算结果是_______。答案：3'b101

难易程度：难

知识点：条件运算符运算规则、拼接运算符运算规则

答案解析：

首先判断条件表达式sel的值，sel=1'b1，条件为真。

当条件为真时，将表达式1的值赋给out。表达式1为{a[2:1],b[0]}，先看a[2:1]，a=3'b101，a[2:1]即取a的第2位和第1位，结果为2'b10；b[0]是取b的第0位，b=3'b011，b[0]为1'b1。

然后使用拼接运算符将它们拼接起来，{a[2:1],b[0]}即{2'b10,1'b1}，拼接结果为3'b101，所以out的值为3'b101。6.【填空题】在Verilog中，若A=4’b1111，那么～A的结果是_____。答案：4’b0000

难易程度：中

知识点：位运算符运算规则

答案解析：位运算符中的按位取反（~）是将一个多位操作数的每一位取反。A=4’b1111，按位取反后结果为4’b0000。7.【填空题】在VerilogHDL中，标量是___个位的变量，矢量是多个位组成的集合。答案：1

难易程度：易

知识点：标量与矢量

答案解析：在VerilogHDL中，标量是1个位的变量，矢量是由多个位组成的集合。电路设计中的标量通常用于表示简单的信号或控制线，矢量用于表示更为复杂的数据量或控制量。8.【填空题】在VerilogHDL中，字符X和x代表未知状态，字符Z和z代表____状态，且他们不区分大小写。当X和Z出现在数值末尾时，代表了后面的所有位数。答案：高阻

难易程度：中

知识点：字符X和Z

答案解析：字符X和x代表未知状态，字符Z和z代表高阻状态，作为数据有效值里的特殊字符，他们不区分大小写。当X和Z出现在数值末尾时，代表了后面的所有位数，例如12’h13x表示12位十六进制数，低4位未知；6’hx表示6位x；32’bz表示32位高阻值。9.【填空题】VerilogHDL语言运用四值逻辑，即用四种逻辑状态表示数据的状态，分别是0、1、_____和_____。答案：X、Z

难易程度：易

知识点：四值逻辑

答案解析：根据文档内容，VerilogHDL语言运用四值逻辑，即用四种逻辑状态表示数据的状态，分别是0（逻辑0或条件为假）、1（逻辑1或条件为真）、X（未知态或不定态）和Z（高阻抗态）。10.【填空题】在Verilog中，若有reg[3:0]a=4’b1101;则^a的结果是_____。答案：1’b1

难易程度：中

知识点：缩位运算符运算规则

答案解析：缩位异或（^）是对一个多位操作数从最高位开始依次按位进行异或运算，直到最低位。a=4’b1101，1^1^0^1=1，所以结果为1’b1。11.【填空题】VerilogHDL的赋值语句由赋值对象、______和表达式三部分组成。答案：赋值符号难易程度：易

知识点：赋值语句的格式

答案解析：VerilogHDL的赋值语句明确规定由赋值对象、赋值符号和表达式三部分组成，且格式为“赋值对象<赋值符号>表达式；”，从右往左执行，以分号结束。判断题（10道）1.【判断题】VerilogHDL中，integer可以用作变量名。（）答案：错误

难易程度：中

知识点：关键字

答案解析：integer是定义整数型变量的关键字。关键字是在程序中起到指定用途的字符组合，是VerilogHDL预定义的，属于VerilogHDL语言的一部分，不能用作变量名或者其他标识符。2.【判断题】VerilogHDL中，线网型变量可以储存当前数值。（）答案：错误

难易程度：易

知识点：线网型变量特性

答案解析：线网型（net）变量用于连接不同的硬件模块元件，它表示结构实体之间的物理连接，类似于电子线路中使用的导线，可以传输信号，但没有电荷保持作用，不能储存当前数值。3.【判断题】在Verilog中，阻塞性过程赋值语句是并行执行的，赋值是从左往右进行。（）答案：错误

难易程度：易

知识点：过程赋值语句特性

答案解析：阻塞性过程赋值语句使用阻塞性赋值符号“=”，这种赋值方式是顺序执行的。从一条语句内部来看，赋值时先计算右边表达式的值，然后立即更新左边的变量，在这个过程中，不允许任何其他Verilog语句的干扰，直到当前的赋值操作完成。从多条语句来看，后一条语句必须在前一条语句完成后才能执行。4.【判断题】在VerilogHDL中，阻塞性赋值语句是顺序执行的，非阻塞性赋值语句是并行执行的。（）答案：正确

难易程度：易

知识点：阻塞性过程赋值、非阻塞性过程赋值

答案解析：根据文档内容，阻塞性赋值语句使用阻塞性赋值符号“=”