模拟 IC 设计工程师考试试卷及答案

模拟IC设计工程师考试试卷及答案一、填空题（共10题，每题1分）1.CMOS工艺中，NMOS管导通时源极电位比漏极电位______2.数字IC设计前端第一步通常是______3.Verilog中，reg类型变量在______语句中赋值4.模拟IC中，运放开环增益通常______5.时序分析中，建立时间是数据在时钟沿前______保持稳定的时间6.FPGA综合将RTL代码转换为______7.版图DRC检查的是______8.带隙基准核心是负温度系数电压与______电压抵消9.SRAM存储单元通常是______管结构10.IC测试中ATE指______二、单项选择题（共10题，每题2分）1.主流IC制造工艺不包括？A.CMOSB.BipolarC.GaAsD.以上都是2.Verilog中wire类型赋值用______A.alwaysB.assignC.initialD.function3.运放理想特性不包括？A.无穷大开环增益B.零输出阻抗C.有限带宽D.无穷大输入阻抗4.保持时间是数据在时钟沿后______A.至少稳定时间B.最多稳定时间C.可变化时间D.无要求5.FPGA配置方式不包括？A.JTAGB.FlashC.SRAMD.ROM6.比较器与运放主要区别是______A.开环增益更高B.输出数字电平C.带宽更宽D.输入阻抗更高7.STA全称是______A.StaticTimingAnalysisB.SystemTimingAnalysisC.StaticTestAnalysisD.SystemTestAnalysis8.版图LVS检查的是______A.设计规则B.版图与原理图一致性C.寄生参数D.时序9.SRAM与DRAM区别是______A.SRAM需刷新B.DRAM速度更快C.SRAM集成度更高D.DRAM需刷新10.IC封装类型不包括？A.QFPB.BGAC.PGAD.PCB三、多项选择题（共10题，每题2分）1.数字IC设计流程包括______A.RTL设计B.综合C.布局布线D.测试2.CMOS工艺优点有______A.低功耗B.高集成度C.抗干扰弱D.速度快3.Verilog过程语句包括______A.alwaysB.initialC.assignD.function4.模拟IC常用模块有______A.运放B.带隙基准C.PLLD.ADC5.时序分析需考虑______A.时钟路径B.数据路径C.复位路径D.电源路径6.FPGA组成包括______A.可编程逻辑块B.可编程互连C.I/O块D.存储器7.版图寄生参数包括______A.寄生电容B.寄生电阻C.寄生电感D.寄生功耗8.IC测试类型包括______A.功能测试B.时序测试C.参数测试D.可靠性测试9.数字IC触发器类型包括______A.D触发器B.JK触发器C.SR触发器D.T触发器10.模拟IC噪声类型包括______A.热噪声B.闪烁噪声C.散粒噪声D.高斯噪声四、判断题（共10题，每题2分）1.NMOS阈值电压为正，PMOS为负（）2.Verilog中reg只能在always块赋值（）3.运放需负反馈实现线性放大（）4.STA无需考虑动态时序（）5.FPGA可无限次配置（）6.带隙基准输出与温度无关（）7.DRC在布局布线后进行（）8.SRAM集成度比DRAM高（）9.前端设计包括版图（）10.PLL可实现时钟倍频（）五、简答题（共4题，每题5分）1.简述CMOS中NMOS和PMOS导通条件2.简述STA的作用3.简述运放基本组成及功能4.简述FPGA与ASIC区别六、讨论题（共2题，每题5分）1.讨论数字IC中时序违规（setup/hold）的优化方法2.讨论带隙基准温度特性的优化方法---答案部分一、填空题答案1.低2.需求规格定义3.always4.很高5.至少6.门级网表7.设计规则违反8.正温度系数9.610.自动测试设备二、单项选择题答案1.C2.B3.C4.A5.D6.B7.A8.B9.D10.D三、多项选择题答案1.ABCD2.ABD3.AB4.ABCD5.ABC6.ABCD7.AB8.ABCD9.ABCD10.ABC四、判断题答案1.√2.√3.√4.×5.√6.√7.√8.×9.×10.√五、简答题答案1.NMOS导通条件：Vgs＞Vthn（Vthn为正，源极接地时漏极接正电压），衬底（接地）与源极反偏；PMOS导通条件：Vsg＞|Vthp|（Vthp为负，源极接正电压时漏极接地），衬底（接正电源）与源极反偏。2.STA是静态时序分析，无需动态仿真，通过计算路径延迟检查setup（数据在时钟沿前稳定）和hold（时钟沿后稳定）是否满足约束，分析时钟skew、gating影响，发现时序违规并优化，确保芯片稳定工作。3.运放由：①输入级（差分放大，高输入阻抗、共模抑制）；②中间级（多级放大，提升增益）；③输出级（推挽电路，低输出阻抗、带负载）；④偏置电路（提供稳定工作点）组成。4.FPGA可编程、开发快、成本低（批量小）、性能弱；ASIC定制、开发慢、流片费高（批量大）、性能强；FPGA可反复配置，ASIC流片后无法修改。六、讨论题答案1.时序违规优化：①前端：RTL重排逻辑、流水线分割长路径、替换低延迟门；②后端：调整门尺寸（增驱动）、重布线（短连线）、时钟树优化（减skew）、插入缓冲器；setup违规可降频，hold违规可加延迟缓冲器；优先优化关键路径