电子电路分析制作与调试-项目７　 时序逻辑电路的设计与装调

７.１基本ＲＳ触发器的应用７.１.１水箱水位控制电路在了解水箱水位控制电路前，先来看看图７－４所示的基本ＲＳ触发器。在图７－４中，Ｒ和Ｓ为两个输入端，两个输出端分别标注为Ｑ和Ｑ，以Ｑ这个输出端的状态为触发器的状态。下面分析一下这个电路的逻辑功能，由于图中与非门的输出信号分别被引入另一个与非门输入端，无法用常规的方法来分析，所以可采用假设的方法。对输出端Ｑ来说，其状态只能为“１”或“０”。可以分别分析Ｑ为其中一种状态时，在不同输入情况下的输出变化，从而可得到表７－１所示的真值表。下一页返回７.１基本ＲＳ触发器的应用从表７－１可以看到，对低电平有效的两个输入端Ｒ和Ｓ来说，当任一输入端均无信号输入时，输出端将呈现不变的稳定状态，当仅Ｓ端有低电平信号输入时，无论输出端原状态如何，输出Ｑ端均呈现不变的稳定状态，Ｑ状态则与之相反；同样，当仅Ｒ端有低电平信号输入时，输出Ｑ端仍将保持为低电平，Ｑ端状态则同样与之相反；若Ｒ端和Ｓ端同时输入低电平信号，则输出端Ｑ和Ｑ将无法保持原有的反相状态，将同时输出高电平，这时触发器处于失效状态。由与非门组成的基本ＲＳ触发器的逻辑符号如图７－５所示，图中输入端Ｒ、Ｓ的“非线”和输入端上的“小圆圈”都表示此种触发器的触发信号是低电平有效。上一页下一页返回７.１基本ＲＳ触发器的应用真值表表７－１又可以表述为表７－２的形式。Ｓ＝０、Ｒ＝０的状态相当于同时向触发器发出了复位和置位请求，因此在使用中应该避免出现这种情况。触发器的输出状态不仅取决于输入信号，同时还与信号输入之前的输出状态有关，因此，其工作情况又可以用时序图来表示。一般先设初始状态Ｑ为０，然后根据给定输入信号波形，相应画出输出端Ｑ的波形，图７－６所示是由与非门组成的基本ＲＳ触发器的时序波形。在时序图中，可清楚地看出为什么Ｒ、Ｓ端不同时置“０”。图中，当Ｒ＝Ｓ＝０时，输出端的信号Ｑ和Ｑ均为１，若此后Ｒ和信号同时消失，则Ｑ和Ｑ为何状态完全取决于两与非门的传输延迟时间了，该时间短的与非门状态先翻转为“０”，同时使另一与非门锁为“１”，因此，可用斜实线或虚线注明它们，以表示触发器无法确定状态或说是处于失效状态，直至下一个Ｒ或Ｓ使输出有确定的状态为止。上一页下一页返回７.１基本ＲＳ触发器的应用图７－７所示为水箱水位控制电路的原理图，水箱外壳可靠接地，ａ电极和ｂ电极通过电阻Ｒ１、Ｒ２接入电路。若因用户用水使水位低于电极ａ，Ｒ和Ｓ端的状态均为１，水泵保持当前状态直到水位低于电极ｂ时，ＲＳ触发器才会产生状态翻转，水泵重新注水。电路中的Ｒ１～Ｒ４为门电路Ｇ１、Ｇ３输入的限流电阻，可保证电极ａ、ｂ的电流及门Ｇ１、Ｇ３的输入端电流在５０～１００μＡ范围内（Ｇ１、Ｇ２、Ｇ３为ＣＭＯＳ门）；电容Ｃ１、Ｃ２、Ｃ３在电路中起去耦抗干扰作用，保证ＲＳ触发器和三极管ＶＴ输入电压的稳定；Ｒ５为ＶＴ的基极限流电阻；三极管ＶＴ选用Ｓ８０５０以满足驱动继电器ＫＡ线圈的需要；二极管ＶＤ构成ＫＡ断电瞬间的续流回路，防止出现过高的感应电压。上一页下一页返回７.１基本ＲＳ触发器的应用７.１.２无抖动开关按键开关电路如图７－８（ａ）所示，按键开关在按下和释放时，通常伴随着一定时间的触点（机械）抖动，抖动后才能稳定下来，抖动的效果如图７－８（ｂ）所示，这样的抖动将直接造成逻辑电路的误动作。在很多电子电路中，常把双稳态触发器加入到开关电路中以抑制其逻辑信号的抖动，无抖动开关及其波形如图７－９所示，图中所用的是一个单刀双掷开关，这种开关有一个常开触点和一个常闭触点，它总是处于两种状态之一。当开关从常闭打向常开方向时，常闭一端产生后沿抖动，而常开一端则产生前沿抖动，ＲＳ触发器Ｑ端原为“１”。由于开关从常闭打到常开，使得Ｑ端从“１”变为“０”，所以无论常开端怎么抖动，总会使Ｑ端为低，从而可达到去抖动的目的。上一页下一页返回７.１基本ＲＳ触发器的应用７.１.３８位数显报警抢答器电路前面学习过的３位简易抢答器是通过门逻辑电路完成的功能，从功能上选手的数量少，且无法显示具体的数字意义。现在积累了更多的知识，完全有能力设计一个更全面的抢答器。接下来分析一款８位抢答器电路，图７－１０所示是８位抢答器的工作原理示意图。从示意图中可了解到，８位抢答器电路中必须含有编码、优先、锁存、译码、数显，同时还需要复位电路。另外，在抢答时按键可以发出报警声音。从以上功能的描述可选择ＣＤ４５１１集成芯片，这是一个ＢＣＤ－７段译码驱动器，芯片内部还有锁存电路和输出驱动电路部分，图７－１１所示是ＣＤ４５１１的逻辑功能引脚排列，表７－３是ＣＤ４５１１的真值表。上一页下一页返回７.１基本ＲＳ触发器的应用当１～９号按键任意一个被按下后，正是由于ＶＴ１、Ｒ７、ＶＤ１３、ＶＤ１４这几个元器件组成了锁存功能，使ＬＥ端由低电平转向高电平，锁存住了第一时间按键按下的数字，使得其他按键按下时无法将数字译码出来。这一锁存功能可从通过真值表查看，ＬＥ端为高电平时锁存。电路中Ｋ９按键被按下后，ＢＩ引脚将呈现低电平，七段数码将无任何显示，直到Ｋ９按键松开，重新显示数字０，并将锁存功能重新复位，进入下一循环抢答中。上一页返回７.２同步触发器功能分析１.同步ＲＳ触发器功能的分析从水位控制电路对基本ＲＳ触发器的需求可以看到，基本ＲＳ触发器具备了记忆功能，但其稳定的变化需要完全的外部触发，如果要求电路的功能具有周期性的特点，则要在原有电路的基础上进行一定的改变。图７－１３（ａ）所示为由与非门构成的同步ＲＳ触发器的内部电路。可以看到它在原有基本ＲＳ触发器电路的基础上增加了一组与非门，从而在原有输入信号的基础上引入了一个ＣＰ端。只有在ＣＰ端为高电平的情况下，置０端Ｒ和置１端Ｓ才能有效工作。把ＣＰ端称为时钟信号端，又可表示为ＣＬＫ。同步ＲＳ触发器的逻辑符号如图７－１３（ｂ）所示。同样可以分析出真值表，如表７－４所示。可以看到，其功能与基本ＲＳ触发器相同，但只在ＣＰ＝１信号到来时其状态才能翻转。下一页返回７.２同步触发器功能分析时钟端的加入使对逻辑电路的分析增加了两种新的方法。１）特性方程同步ＲＳ触发器的输出特性不仅取决于输入端Ｒ和Ｓ的状态，同时还取决于输出端Ｑ在输入信号来临前的状态。因此，按照表７－４所示的真值表，将Ｑｎ＋１作为输出变量，将Ｓ、Ｒ和Ｑｎ作为输入变量填入卡诺图，如图７－１４所示，经化简后可得出特性方程为其约束条件的出现，来源于触发器输出端Ｑ和Ｑ的反相状态保持要求。上一页下一页返回７.２同步触发器功能分析２）状态转换图将触发器的两个稳态０和１用两个圆圈表示，用箭头表示由初态到次态的转换方向，在箭头旁边用文字符号及其相应信号表示实现转换所必备的输入条件，称这种图为状态转换图。其实，它与真值表是统一的，是真值表的直观形象表示。由与非门构成的同步ＲＳ触发器的状态转换图如图７－１５所示。２.同步Ｄ触发器在同步ＲＳ触发器电路中，输入状态需要严格进行论证，避免Ｒ和Ｓ两个信号同时输入。在实际工作中，在图７－１３（ａ）所示的电路中进行修改，可构成图７－１６（ａ）所示的同步Ｄ触发器，其逻辑符号如图７－１６（ｂ）所示。上一页下一页返回７.２同步触发器功能分析现用真值表、特性方程和状态转换图来表示同步Ｄ触发器在ＣＰ＝１期间的逻辑功能。表７－５所示是同步Ｄ触发器的真值表。由真值表可得到同步Ｄ触发器的特性方程为同步Ｄ触发器的状态转换图如图７－１７所示。由于ＣＰ＝１期间，其输出状态总是随输入Ｄ的状态而改变并与其保持相同，故又称之为“透明的Ｄ型锁存器”，八Ｄ型透明锁存器芯片有７４ＨＣ５３３、７４ＨＣ５７３；三态输出的有７４ＨＣ３７３、７４ＨＣ３７４、ＣＤ４０４２。应用芯片时，首先要看懂芯片的真值表，理解其特性方程或状态转换图，这是在对芯片选型前必须做的事。上一页返回７.３边沿触发的ＪＫ触发器应用同步触发器始终存在着空翻现象。在实际应用中，为确保状态翻转瞬时稳定性，可选择利用时钟脉冲边沿触发的形式。边沿触发分两种形式：一种是上升沿；另一种便是下降沿。１.ＣＤ４０１３上升沿触发型双Ｄ触发器ＣＤ４０１３芯片内部带有两个独立的上升沿Ｄ触发器，图７－１８（ａ）、图７－１８（ｂ）所示分别为Ｄ触发器的逻辑符号和ＣＤ４０１３的引脚排列。从逻辑符号可以看出，ＣＰ（ＣＬＫ）脉冲的上升沿触发用“＞”表示。若触发方式为下降沿触发，则在引脚处加“。”。ＣＤ４０１３双Ｄ触发器的真值表如表７－６所示，从表中可以看到以下特性。下一页返回７.３边沿触发的ＪＫ触发器应用（１）ＳＤ（Ｓ）和ＲＤ（Ｒ）为异步直接置位（置１）和复位（置０）端，高电平有效，且优先级最高。（２）在ＳＤ（Ｓ）和ＲＤ（Ｒ）端无信号输入的情况下，若无ＣＰ（ＣＬＫ）脉冲上升沿时刻，无论输出端初态如何，输出的次态都将决定于脉冲上升沿瞬间Ｄ端的状态，即Ｄ＝１，输出端置１；Ｄ＝０，输出端置０。上升沿触发型Ｄ触发器的特性方程是Ｑｎ＋１＝Ｄ。其状态转换图与图７－１７相同。ＣＭＯＳ型Ｄ触发器具有低功耗、抗干扰能力强、电源范围大等特点，因此它得到广泛应用。常用的ＣＭＯＳ边沿Ｄ触发器还有７４ＨＣ７４等。此外，还有７４ＨＣ１７４六上升沿Ｄ触发器、７４ＨＣ１７５四上升沿Ｄ触发器、７４ＨＣ３９四Ｄ触发器等。上一页下一页返回７.３边沿触发的ＪＫ触发器应用２.７４ＬＳ１２下降沿触发型双ＪＫ触发器７４ＬＳ１１２芯片内部带两个独立的下降沿触发型ＪＫ触发器，图７－１９所示是ＪＫ触发器的逻辑符号和７４ＬＳ１１２的引脚排列。时钟脉冲符号ＣＰ和端子上的小圆圈均表示下降沿有效。表７－７是７４ＬＳ１１２ＪＫ触发器的真值表，从表中可以看到以下特性。（１）在ＳＤ和ＲＤ端无信号输入（高电平）的情况下，ＣＰ脉冲下降沿有效，触发器输出状态由输入Ｊ、Ｋ的不同状态组合决定：当Ｊ＝０、Ｋ＝０时，输出状态保持初态不变；当Ｊ＝０、Ｋ＝１时，无论Ｑ端初态如何，其次态均为０；当Ｊ＝１、Ｋ＝０时，无论Ｑ端初态如何，其次态均为１；当Ｊ＝１、Ｋ＝１时，Ｑ端将发生状态翻转，即初态为０时，其次态为１；初态为１时，其次态则为０。上一页下一页返回７.３边沿触发的ＪＫ触发器应用（２）ＳＤ和ＲＤ端为异步直接置位（置１）和复位（置０）端，低电平有效，且优先级最高。ＪＫ触发器的状态转换图如图７－２１所示。通过对上述边沿触发器工作过程的分析，可以看出它们具有共同的动作特点，就是触发器的次态仅取决于时钟信号的上升沿或下降沿到达前一瞬间输入信号的逻辑状态，而在这个时刻以前或以后，输入信号的变化对触发器输出的状态没有影响。这一特点有效地提高了触发器的抗干扰能力，也提高了电路的工作可靠性。上一页下一页返回７.３边沿触发的ＪＫ触发器应用对八进制计数器而言，译码显示就很简单了，关键在于对按键所产生的脉冲记录。把按键产生脉冲后电路中所传递的计数信息按二进制方式列入图７－２２中，Ｑ２、Ｑ１、Ｑ０为通过二进制计数后获得的二进制编码，Ｑ２为高位，Ｑ０为低位，从图７－２２看到，对Ｑ０来说，每送一个ＣＰ脉冲信号，Ｑ０翻转一次；而Ｑ１则在每次Ｑ０从１向０跳变时翻转一次；Ｑ２则在每次Ｑ１从１到０跳变时翻转一次。分析边沿触发器工作特性可知，需要一个下降沿触发的触发器，同时该触发器应具有稳定状态的翻转功能。上一页返回７.４Ｔ触发器和Ｔ′触发器的实现１.Ｔ触发器Ｔ触发器是一种可控翻转触发器，在ＣＰ脉冲的作用下，根据输入信号Ｔ情况的不同，决定触发器是否翻转。当Ｔ＝０、ＣＰ脉冲作用沿到来时，触发器并不翻转，保持原状态；当Ｔ＝１下降沿到来时，触发器将发生翻转。其真值表如表７－８所示。由此表可得Ｔ触发器的特征方程为对ＪＫ触发器而言，当Ｊ＝１、Ｋ＝１时，触发器发生翻转；当Ｊ＝０、Ｋ＝０时，触发器保持原状态不变；令Ｊ＝Ｋ＝Ｔ，即可实现Ｔ触发器的功能，电路如图７－２４所示。下一页返回７.４Ｔ触发器和Ｔ′触发器的实现若用Ｄ触发器来实现Ｔ触发器的功能，如图７－２５所示，设计时可以利用真值表来分析。图７－２６所示是用Ｄ触发器实现Ｔ触发器的功能示意图，关键在于Ｔ输入端到Ｄ端间转换电路的逻辑关系。这里列出了Ｄ触发器的真值表如表７－９所示，并根据Ｔ触发器的状态要求确定了转换过程中Ｄ触发器的实际状态，如表７－１０所示。由此可见，Ｄ端状态由Ｔ输入端和Ｑ端的初态Ｑｎ共同决定。列出转换电路特性方程为上一页下一页返回７.４Ｔ触发器和Ｔ′触发器的实现２.Ｔ′触发器Ｔ′触发器是一种翻转触发器，当ＣＰ脉冲作用沿到来时，其状态一定发生翻转，因此它就是令Ｔ＝１的Ｔ触发器。见识过计数器，自然对如何用ＪＫ触发器实现Ｔ′触发器的方法不陌生了，只要令Ｊ＝Ｋ＝１，就可制成Ｔ′触发器，如图７－２７（ａ）所示。用Ｄ触发器实现时，令Ｄ＝Ｑｎ就可以了，其电路如图７－２７（ｂ）所示。Ｔ′触发器实际上是一个二进制计数器，也称二分频器。因为每来一次ＣＰ脉冲Ｔ′的状态都会翻转一次（由０翻１或由１翻０），相当于进行二进制加（或减）计数，所以其Ｑ端变化的频率为ＣＰ脉冲频率的１／２。上一页返回７.５寄存器和移位寄存器的应用１.４位数据并行输入、并行输出———寄存器的应用寄存器的功能是存储二进制代码，它由具有存储功能的触发器构成。因为一个触发器只有０和１两个状态，只能存储１位二值代码，所以由Ｎ个触发器构成的寄存器能存储Ｎ位二值代码。寄存器还应有执行数据接收的控制电路，控制电路一般由门电路构成。对寄存器中的触发器，只要求它们具有置０、置１的功能即可，因而无论是用电触发的触发器还是用脉冲触发的触发器，都可以构成寄存器。下一页返回７.５寄存器和移位寄存器的应用并行输入、并行输出的数据传输方式要求数据既能同时到达寄存器的接收端，又能在脉冲作用下并行出现在输出端，根据已经学习到的触发器知识，如选用一个边沿触发Ｄ触发器即可实现一位数据的传输。若是４位数据，用４个Ｄ触发器，使ＣＰ脉冲信号共用一条线即可，电路如图７－２８所示，触发器具有统一的异步清零端ＲＤ。当时钟脉冲ＣＰ上升沿到达瞬间，数据Ｄ３Ｄ２Ｄ１Ｄ０就寄存到Ｑ３Ｑ２Ｑ１Ｑ０端了。７４ＨＣ１７５就是这样的一个４位寄存器，又称四Ｄ触发器，它的引脚排列如图７－２９所示，其真值表如表７－１１所示，当直接连接输入、输出端，并从ＣＰ端送入脉冲时，数据就得到了有效的寄存。上一页下一页返回７.５寄存器和移位寄存器的应用２.彩灯控制———移位寄存器的应用移位寄存器不但具有存储代码的功能，还具有移位功能。移位功能就是使寄存器里存储的代码在移位指令脉冲的作用下左移或右移。移位寄存器可以用于存储代码，也可用于数据的串行—并行转换、数据的运算和数据的处理。以４个流水彩灯的闪烁过程，彩灯控制的效果如图７－３０所示。如何实现周期性变换？单向移位寄存器的主要功能为数据的单向传输存储，将输入的某数据向某一单方向移位，每一个ＣＰ脉冲作用下移位一次，可使用Ｄ触发器或ＪＫ触发器作为基本单元电路进行级联完成功能。上一页下一页返回７.５寄存器和移位寄存器的应用１）使用Ｄ触发器方案实现单向移位寄存图７－３１（ａ）所示是一个由４个Ｄ触发器组成的４位单向右移位寄存器，在同步的移位脉冲作用下，Ｄ０端送入的串行信号将依次右移进入电路，经４个ＣＰ脉冲作用后，４位串行输入信号将在Ｑ０、Ｑ１、Ｑ２、Ｑ３端并行输出，同时第一位送的二进制信号将出现在串行输出端。以输入数据串“１１０１”为例，工作波形如图７－３１（ｂ）所示。从波形来分析，完成这一功能的电路又称为串行输入、串行输出与并行输出移位寄存器。２）使用ＪＫ触发器方案实现单向移位寄存ＪＫ触发器若要实现Ｄ触发器的效果，需满足Ｊ＝Ｄ，Ｋ＝Ｄ的条件，由此得到的右移移位寄存器如图７－３２所示。上一页下一页返回７.５寄存器和移位寄存器的应用图７－３３所示是双向移位寄存器７４ＬＳ１４９的引脚排列，各引脚功能如下。（１）ＣＰ：时钟输入端，上升沿有效。（２）ＣＲ：清零端，低电平有效。（３）Ｄ０～Ｄ３：并行数据输入端。（４）ＤＳＬ：左移串行数据输入端。（５）ＤＳＲ：右移串行数据输入端。（６）Ｍ０、Ｍ１：工作方式选择端。（７）Ｑ０～Ｑ３：数据输出端。７４ＬＳ１４９的功能如表７－１２所示，仔细观察功能表，可知以下特性。上一页下一页返回７.５寄存器和移位寄存器的应用（１）芯片具有异步清零功能，且ＣＲ优先级最高。（２）置数功能。当ＣＰ脉冲上升沿有效时，工作方式选择端设置为“１１”，并行输入端的数据）Ｄ０～Ｄ３将直接送到数据输出端。（３）数据右移功能。当ＣＰ脉冲上升沿有效时且工作方式选择端Ｍ１Ｍ０设置为“０１”时，从ＤＳＲ端送入的数据移至Ｑ０端，原Ｑ０端的数据移向Ｑ１端，依此类推。（４）数据左移功能。当ＣＰ脉冲上升沿有效时且工作方式选择端Ｍ１Ｍ０设置为“１０”时，从ＤＳＬ端送入的数制移至Ｑ３端，原Ｑ３端的数据移向Ｑ２端，依此类推。（５）当ＣＰ端或Ｍ０、Ｍ１端无信号输入时，寄存器状态保持。双向移位寄存器的置数功能为实现彩灯的控制提供了便利条件，请利用７４ＬＳ１４９芯片的置数和右移功能，设计出彩灯控制的逻辑电路。上一页返回７.６时序逻辑电路的分析任意时刻电路的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说还与以前的输入有关，这样的电路称为时序电路。从结构上来说，时序电路有两个特点：一个是时序电路往往包含组合电路和存储电路两部分，而存储电路是必不可少的；另一个是存储电路输出状态必须反馈到输入端，与输入信号一起共同决定组合电路的输出。１.同步时序逻辑电路的分析在同步时序电路中，所有存储单元状态的变化是在同一时钟信号操作下同时发生的。图７－３４所示是某同步时序逻辑电路，能够看到它是由ＪＫ触发器和基本逻辑门组成的，下面介绍它的逻辑功能。下一页返回７.６时序逻辑电路的分析从图７－３４可看出，Ｆ３、Ｆ２、Ｆ１为下降沿触发的ＪＫ触发器，根据逻辑电路列出驱动方程为将上式的驱动方程代入ＪＫ触发器的特性方程Ｑｎ＋１＝ＪＱｎ＋ＫＱｎ中去，得到电路的状态方程为上一页下一页返回７.６时序逻辑电路的分析从初态Ｑｎ３Ｑｎ２Ｑｎ１＝０００开始计算次态，按状态转换的顺序列入表７－１３中，可以发现当状态转换到“１１０”时，在ＣＰ脉冲作用下，次态直接恢复到“０００”，状态转换发生了循环。在初态的序列中，唯独“１１１”状态没有出现，因此，需要在状态转换表中另外补充计算初态Ｑｎ３Ｑｎ２Ｑｎ１＝１１１时状态的转换顺序，如表７－１３所示。因状态变化已有重复，所以不再往下计算。上一页下一页返回７.６时序逻辑电路的分析根据状态转换表可以画出更为直观的状态转换图，如图７－３５所示，状态转换图表述了在ＣＰ脉冲作用下电路的状态变化和输出值变化。可以根据图例的描述清晰地把状态转换图与状态转换表对应起来。图７－３５中的圆圈中填写的是Ｑｎ３Ｑｎ２Ｑｎ１的状态，状态转变同时输出Ｙ的变化，同样表述在图中斜线下方。对Ｑｎ３Ｑｎ２Ｑｎ１的８种状态而言，有７种都会在电路中出现，并且顺序变化产生循环，因此电路对时钟信号有计数功能，计数容量为７，即Ｎ＝７，这个电路又称为七进制计数器。对Ｑｎ３Ｑｎ２Ｑｎ１＝１１１这一状态，在ＣＰ脉冲作用下，能自动进入有效状态的循环中，称其为可自启动状态。上一页下一页返回７.６时序逻辑电路的分析时序电路的功能不仅能通过公式计算，也可利用示波器观察电路状态，记录下波形图来了解。图７－３４所示电路的时序如图７－３６所示，状态的周期循环一目了然。２.异步时序逻辑电路的分析在异步时序电路中，存储单元状态的变化不是同时发生的，可能有一部分电路有公共的时钟信号，也可能完全没有公共的时钟信号。图７－３７所示为某异步时序逻辑电路，下面来看看能否用５同步时序逻辑电路类似的方法了解它的逻辑功能。上一页下一页返回７.６时序逻辑电路的分析根据时序图列出状态转换表如表７－１４所示。Ｑｎ３Ｑｎ２Ｑｎ１Ｑｎ０的“１０１０”、“１０１１”、“１１００”、“１１０１”、“１１１０”、“１１１１”６个状态并未在时序图中反映出来，因此，在状态转换表中以初态的形式进行计算，并将结果列入状态转换表中。在表７－１４中，可看到在ＣＰ脉冲作用下，６个状态最终都能进入有效状态的循环。根据状态表画出状态转换图如图７－３９所示。图７－３７所示电路中没有输入信号和输出信号，因此，状态转换图下需要标注输入、状态变化。上一页下一页返回７.６时序逻辑电路的分析通过上述案例的分析，可总结出时序逻辑电路的分析步骤如下。（１）根据给定逻辑电路图写出驱动方程，即触发器输入信号的逻辑函数式，对异步时序电路还需要列出ＣＰ脉冲方程。（２）把驱动方程代入触发器的特性方程，求出各触发器及其他电路的输出方程。（３）进行计算，列出状态转换表，或画出时序图和状态转换图，确定电路的逻辑功能。上一页返回７.７计数器的分析与设计计数器的种类很多，下面对计数器进行分类。１）按计数器中触发器翻转的时序异同分类按这种方式可分为同步计数器和异步计数器。同步计数器中各触发器均采用同一个ＣＰ脉冲触发，而异步计数器中各触发器的ＣＰ在两个以上。２）按计数器的功能（即其数字的变化规律）分类按这种方式可分为加法（递增）计数器、减法（递减）计数器和可逆（加法、减法）计数器。下一页返回７.７计数器的分析与设计３）按计数体制分类按这种方式可分为二进制计数器、二—十进制计数器（或称十进制计数器）、任意进制（或称Ｎ进制）计数器。如果构成计数器的触发器个数为ｎ，则二进制计数器在计数脉冲作用下有效循环的状态为２ｎ个；十进制计数器有效循环的状态数为１０个；状态数不等于２ｎ和１０的，就是任意进制了。７.７.１３位异步二进制减法计数器的设计从初始列出３位异步二进制减法计数的计数状态表如表７－１５所示。上一页下一页返回７.７计数器的分析与设计７.７.２异步十进制加法计数器的设计十进制的编码方式很多，其计数器的种类也很多，因为其读出结果都是ＢＣＤ码，所以十进制计数器也称为二—十进制计数器。以３位二进制加法计数器为基础，可进行４位二进制加减计数器的设计。在二进制计数中，“１００１”状态在脉冲作用下翻转到“１０１０”状态，而十进制计数器在“１００１”状态后，应循环翻转回“００００”状态，其计数状态表如表７－１６所示。上一页下一页返回７.７计数器的分析与设计由于计数器不可能人为地在需要的时刻送入对应的电平信号，所以需要在电路现成的状态端口中寻找需要的条件，这里选择了用Ｑ１和Ｑ２的输出信号相与的方式。从状态表看到，在第１～５个ＣＰ脉冲作用时Ｑ１和Ｑ２相与，产生了“０”，在Ｑ０的下降沿状态，对应的触发器都为“置０”状态，在第７、８个ＣＰ脉冲作用时，Ｑ１和Ｑ２相与产生的“１”，使Ｑ３状态翻转，而第９、１０个脉冲作用时，触发器又处于“置０”状态，从而获得了Ｑ３所需要的输出效果。由ＪＫ触发器组成的异步十进制加法计数器的逻辑电路如图７－４１所示。从状态表表７－１７可以看到，十进制计数器的４位二进制的１６个组合状态是除去Ｑ３Ｑ２Ｑ１Ｑ０＝１０１０～１１１１这６个状态后构成的。其时序图和状态转换图如图７－４２和图７－４３所示（ＭＳＢ：最高有效位；ＬＳＢ：最低有效位）。上一页下一页返回７.７计数器的分析与设计７.７.３同步二进制加法计数器的设计异步计数器电路较为简单，但由于它的进位（或借位）信号是逐级传递的，所以使其计数速度受到限制，工作频率不能太高。而由于同步计数器的时钟脉冲同时触发计数器中的全部触发器，各个触发器的翻转与时钟脉冲同步，所以其工作速度较快，工作频率较高。上一页下一页返回７.７计数器的分析与设计７.７.４同步二进制减法计数器的设计表７－１８是３位同步二进制减法计数器状态表。从表中可以看到，与加法器相同，Ｑ０在每个ＣＰ脉冲作用下均发生状态翻转；Ｑ１则在Ｑ０为０且脉冲来临时发生状态翻转。若Ｑ０为１、Ｑ１状态保持；Ｑ２则在Ｑ０、Ｑ１同时为０且脉冲来临时发生状态翻转；否则状态保持。Ｑ１和Ｑ２状态变化条件与加法器设计中的条件极为相似，唯独有０和１的差异。考虑到触发器的反相输出端Ｑ０和Ｑ１，问题就可以解决了。用ＪＫ触发器设计的３位同步减法计数器的逻辑电路如图７－４５所示。上一页下一页返回７.７计数器的分析与设计７.７.５周期性特殊时序电路的设计很多生产控制过程都是周期性的，但是往往很难与加法器或减法器的逻辑联系到一起，这时用观察的方法无法直接获得控制逻辑关系，下面用卡诺图分析的方法来看看对没有明显相关性的周期性时序如何进行设计。图７－４６所示是某工程控制系统中各设备的工作时序图，从时序图可知，该系统的各设备工作呈现周期性，且仅有Ｑ４Ｑ３Ｑ２Ｑ１＝０１００、０１１１、０００１、１０００等４个状态。画出对应的状态转换表如表７－１９所示。上一页下一页返回７.７计数器的分析与设计这里采用同步触发控制方式，电路的输出次态取决于初态的状态，因此，画出各输出对应的卡诺图，如图７－４６所示，其中该系统不可能出现的Ｑ４Ｑ３Ｑ２Ｑ１的１２组合作为约束项处理，在卡诺图中用“×”表示。若用ＪＫ触发器进行设计，结合ＪＫ触发器的特征方程进行卡诺图化简，可得到电路的状态方程为对应的控制逻辑电路如图７－４７所示。上一页下一页返回７.７计数器的分析与设计在设计的最后，需要把系统中Ｑ４Ｑ３Ｑ２Ｑ１不可能出现的１２种状态组合代入电路进行验证，获得的状态转换图如图７－４８所示。由此可见，无论何种状态，最终都进入了稳态循环。７.７.６集成异步计数器的应用———百进制计数器的设计为使用便利，计数器电路往往被集成化且功能各异。接下来介绍利用现成的集成计数芯片进行计数电路设计。图７－４９所示是７４ＬＳ１９６的引脚排列，其引脚功能如下。上一页下一页返回７.７计数器的分析与设计（１）ＣＲ：异步清除端，低电平有效。（２）ＣＴ／ＬＤ：计数／置数控制端。当ＣＴ／ＬＤ为低电平时，不管时钟脉冲端状态如何，输出端可预置成与数据输入端的状态相一致；当ＣＴ／ＬＤ为高电平时，在时钟脉冲端的下降沿时进行计数操作。（３）Ｄ３～Ｄ０：数据输入端。（４）Ｑ３～Ｑ０：数据输出端。（５）ＣＰ０ＣＰ１：时钟脉冲端，低电平有效。７４ＬＳ１９６的二—五—十进制计数器的功能如表７－２０所示。上一页下一页返回７.７计数器的分析与设计从表中可以看到：（１）ＣＲ优先级最高。（２）在ＣＲ＝１、ＣＴ／ＬＤ低电平有效的情况下，芯片起到预置数的效果，直接把Ｄ３～Ｄ０端的数据送到Ｑ３～Ｑ０端。（３）当计数脉冲由ＣＰ０输入，则Ｑ０端得到二分频输出；当另一个计数脉冲由ＣＰ１端输入时，则Ｑ１～Ｑ３端得到五分频输出。（４）当计数脉冲由ＣＰ０输入，Ｑ０端的输出接到ＣＰ１端时，其电路如图７－５０（ａ）所示，相应的计数时序图如图７－５０（ｂ）所示，此时７４ＬＳ１９６构成了Ｑ３Ｑ２Ｑ１Ｑ０为８４２１码的十进制计数方式。上一页下一页返回７.７计数器的分析与设计（５）当计数脉冲由ＣＰ１端输入，Ｑ３端的输出接到ＣＰ０端时，其电路如图７－５１（ａ）所示，相应的计数时序图如图７－５１（ｂ）所示，此时７４ＬＳ１９６构成了Ｑ０Ｑ３Ｑ２Ｑ１为５４２１码的十进制计数方式。构成百进制计数器时，需要０～９９的计数，因此，７４ＬＳ１９６芯片应连接成８４２１码的进位形式，即选择图７－５０所示的连接方式，同时两片芯片级联，将低位芯片的Ｑ３端与高位芯片的ＣＰ０端相连，如图７－５２所示。上一页下一页返回７.７计数器的分析与设计７.７.７可预置同步二进制加法计数器的应用———十二进制加法计数器设计７４ＬＳ１６３的引脚排列如图７－５３所示，其引脚功能如下。（１）Ｄ０～Ｄ３：４位并行预置数据输入端。Ｄ０端为数据低位端，Ｄ３为数据高位端。（２）Ｑ０～Ｑ３：４位二进制计数输出端。Ｑ０端为数据低位端，Ｑ３为数据高位端。（３）ＣＰ：时钟输入端。（４）ＥＰ、ＥＴ：计数允许控制端。（５）ＣＲ：清零端，低电平有效。上一页下一页返回７.７计数器的分析与设计（６）ＬＤ：预置数据控制端，低电平有效。（７）ＣＯ：进位输出端。７４ＬＳ１６３的功能如表７－２１所示。７.７.８可预置同步十进制计数器的应用———六十进制加法计数器设计１.可预置同步十进制加法计数器的７４ＬＳ１６０７４ＬＳ１６０集成芯片的引脚排列如图７－５５所示，其引脚功能如下。上一页下一页返回７.７计数器的分析与设计（１）Ｄ０～Ｄ３：４位并行预置数据输入端。（２）Ｑ０～Ｑ３：４位ＢＣＤ码计数输出端。（３）ＣＰ：时钟输入端。（４）ＣＥＰ、ＣＥＴ：计数允许控制端。（５）ＣＲ：清零端，低电平有效。（６）ＰＥ：并行输入使能端，低电平有效。（７）ＴＣ：进位输出端。７４ＬＳ１６０的功能如表７－２２所示。上一页下一页返回７.７计数器的分析与设计２.可预置同步进制可逆计数器的７４ＨＣ１９２７４ＨＣ１９２的引脚排列如图７－５６所示，引脚功能如下。（１）Ｄ０～Ｄ３：４位并行预置数据输入端。（２）Ｑ０～Ｑ３：４位二进制计数输出端。（３）ＣＰＤ：减计数时钟输入端。（４）ＣＰＵ：加计数时钟输入端。（５）ＣＲ：清零端，高电平有效。（６）ＬＤ：预置数据控制端，低电平有效。（７）ＣＯ：进位输出端，低电平有效。（８）ＢＯ：借位输出端，低电平有效。７４ＨＣ１９２的功能如表７－２３所示。上一页下一页返回７.７计数器的分析与设计３.六十进制加法计数器的设计设计六十进制加法计数器，可用以下两种方法来实现。１）用７４ＬＳ１６０实现六十进制计数器中出现最大数是（５９）１０，显然需要两片７４ＬＳ１６０才能实现相应功能。从六十进制的个位对应的功能可以看到，这里需要的是一个完整的十进制加法计数器，设计的关键在于“个位”向“十位”的进位信号的产生和计满５９后的清零问题。７４ＬＳ６０芯片带进位端ＴＣ，当“个位”的Ｑ３Ｑ２Ｑ１Ｑ０＝１００１时，对应ＴＣ端将输出高电平，由于７４ＬＳ１６０上升沿计数的特性，所以不能把“个位”的进位信号作为“十位”的ＣＰ脉冲信号，而是把“十位”的进位信号送入“十位”芯片的使能端ＣＥＰ和ＣＥＴ。上一页下一页返回７.７计数器的分析与设计两片芯片采用同步触发的形式，在下一个ＣＰ脉冲作用下，低位清零，高位计数加１，逻辑电路如图７－５８（ａ）所示。２）用７４ＨＣ１９２实现使用７４ＨＣ１９２芯片进行设计时需要注意减计数端的处理。同时，从图７－５７可以看到，在加计数状态，当“个位”的计数状态为１００１时，其ＣＯ（ＴＣＵ）端获得了一个脉冲信号，恰好可以作为“十位”的计数脉冲，因此，只要将“个位”的ＣＯ（ＴＣＵ）端接到“十位”的ＣＰＵ端就可以了。逻辑电路如图７－５８（ｂ）所示。至此可以看到，只要将芯片的逻辑功能分析清楚，就可以轻松地进行各种时序逻辑控制系统的设计了。上一页返回７.８基准脉冲发生器的设计７.８.１基于５５５定时器的秒脉冲发生器１.５５５定时器的介绍５５５定时器始于２０世纪７０年代，当时仅作为定时器用。其集成芯片内部的比较器电路端子由３个５ｋΩ的电阻分压，因此简称５５５定时器。５５５定时器内部是模拟—数字混合的集成电路。它是一种性能优越、使用灵活，通常只要外接几个电阻、电容元件，就可组成多谐振荡器、施密特触发器和单稳态触发器等电路，它的应用十分广泛。下一页返回７.８基准脉冲发生器的设计５５５定时器根据内部器件类型不同，可分为双极型（ＴＴＬ型）和单极型（ＣＭＯＳ型），它们均有单或双定时器电路。双极型定时器型号为５５５（单）和５５６（双），电源电压使用范围为５～１６Ｖ，输出最大负载电流可达２００ｍＡ。单极型定时器型号为７５５５（单）和７５５６（双），电源电压使用范围为３～１８Ｖ，但输出最大负载电流为４ｍＡ。图７－５９所示是５５５定时器的引脚排列，组成５５５定时器由电阻分压器、集成运算放大器和ＲＳ触发器集成，如图７－６０所示。其各引脚功能如下。上一页下一页返回７.８基准脉冲发生器的设计（１）ＲＥＳＥＴ（ＲＤ）：４脚，清零端，低电平有效。在该端加低电平０可使输出复位为０，不进行复位操作时，该端应接高电平，通常直接接到ＵＣＣ端。（２）ＴＨＲＥＳ（ＴＨ）：６脚，阈值输入端。是一个高电平触发端与２脚配合使用。（３）ＴＲＩＧ（ＴＲ）：２脚，触发输入端。是低电平触发器，与６脚配合使用，做输入端。（４）ＤＩＳＣＨ（ＤＩＳ）：７脚，放电端。用来外接电容器并为电容器提供放电回路。（５）ＣＯＮＴ（ＣＯ）：５脚，控制电压端。可外接控制电压，不需要外接控制电压时，该端要通过一个小电容接地。（６）ＯＵＴ：３脚，输出端。上一页下一页返回７.８基准脉冲发生器的设计如何理解５５５定时器的工作原理？从２脚、６脚输入不同大小的电压信号，可使５５５定时器的输出状态不同，其逻辑功能如表７－２４所示，是ＣＯ端无外加固定电压时５５５定时器的功能表。２.５５５定时器多谐振荡器的应用多谐振荡器是一种不需要外加触发信号，只要接通电源就能输出一定频率和幅度的矩形脉冲信号和电路。由于矩形脉冲波形含有丰富的谐波，所以称为多谐振荡器。前面学习的ＪＫ触发器的ＣＰ时钟信号就可以由它产生。由５５５构成的多谐振荡器电路如图７－６１（ａ）所示，２、６脚ＵＴＨ和ＵＴＲ端连接在一起，接于电容Ｃ与电阻Ｒ２连接处，因此，电容Ｃ上的电压ｕＣ就能决定５５５的输出状态。上一页下一页返回７.８基准脉冲发生器的设计７.８.２基于施密特触发器的多谐振荡器在使用门电路芯片时，就了解到这样一个常识：门电路有一个临界电压，当输入电压从低电平上升到临界电压或从高电平下降到临界电压时电路的状态将发生变化。施密特触发器是一种特殊的门电路。与普通的门电路不同，施密特触发器有两个阈值电压，分别称为正向阈值电压和负向阈值电压。上一页下一页返回７.８基准脉冲发生器的设计在输入信号从低电平上升到高电平的过程中，使电路状态发生变化的输入电压称为正向阈值电压ＵＴ＋；在输入信号从高电平下降到低电平的过程中，使电路的状态发生变化的输入电压称为负向阈值电压ＵＴ－。正向阈值电压与负向阈值电压之差称为回差电压ΔＵＨ。图７－６２（ａ）所示是用ＣＭＯＳ反相器构成的施密特触发器，根据不同的引出端可分别获得同相输出和反相输出的施密特触发器，其图形符号如图７－６２（ｂ）、图７－６２（ｃ）所示，对应的电压传输特性曲线如图７－６３所示。上一页下一页返回７.８基准脉冲发生器的设计利用施密特触发器可轻松组成多谐振荡器。使用ＣＤ４０１６六反相施密特触发器，需要注意的是：器件在加不同的电源电压时传输特性存在差异，且正向阈值电压、负向阈值电压和回差电压均有一定的变化范围，如表７－２５所示。因此，在选择集成芯片后需实测具体数值。多谐振荡电路如图７－６４（ａ）所示，图７－６４（ｂ）所示为电容端电压ｕＣ和输出电压ｕＯ的波形。７.８.３基于石英晶体振荡器的秒脉冲信号发生电路由于石英晶体振荡频率的稳定性高，选频特性好，所以由石英晶体器件组成的多谐振荡器具有很高的频率稳定性。它在电子手表、计算机中常用于产生高精度的时间节拍信号。图７－６５所示是石英晶体的符号。上一页下一页返回７.８基准脉冲发生器的设计当选择谐振频率为ｆ＝３２.７６８ｋＨｚ的石英晶体（双称晶振）与ＣＤ４０６０十四级二进制计数／分频／振荡器芯片配合时，可获得高精度和稳定性较高的秒脉冲时基信号。其秒脉冲发生电路如图７－６６所示，ＣＤ４０６０芯片的引脚排列如图７－６７所示。上一页返回图７－４基本ＲＳ触发器返回表７－１由与非门组成的基本ＲＳ触发器的真值表返回图７－５由与非门组成的基本ＲＳ触发器的逻辑符号返回表７－２基本ＲＳ触发器的真值表返回图７