大学本科电子信息工程专业《EDA高级设计：基于FPGA的系统级项目驱动实践》教案

大学本科电子信息工程专业《EDA高级设计：基于FPGA的系统级项目驱动实践》教案

  一、课程基本信息与教学理念

  本教案针对电子信息工程、通信工程、微电子科学与工程等专业本科三年级第二学期或四年级第一学期开设的专业核心实践课程。课程前置知识包括《数字逻辑电路》、《VerilogHDL语言》、《微机原理与接口技术》及《信号与系统》。课程总计64学时，其中理论精讲16学时，项目实践48学时，采用“项目驱动、结果导向、全程迭代”的教学模式。

  教学理念深度融合工程教育认证（OBE）标准与电子信息行业前沿需求，旨在突破传统EDA教学局限于软件操作和单元电路仿真的窠臼。课程将EDA技术定位为完成复杂电子系统设计的核心赋能工具，而非孤立的学习对象。通过引入一个贯穿始终的、具备适度复杂度和工程现实意义的系统级项目（如“基于FPGA的实时图像边缘检测与以太网传输系统”），引导学生经历从系统建模、模块设计、功能仿真、时序约束、物理实现、板级调试到性能分析的全流程。课程强调跨学科知识（数字信号处理、计算机架构、通信协议）的融合应用，以及工程师素养（文档撰写、团队协作、版本管理、工程伦理）的同步培养，致力于塑造学生解决复杂工程问题的高阶思维与综合实践能力。

  二、学情分析

  授课对象为已完成基础专业课程学习的本科生。其优势在于：掌握了数字电路的基本原理和VerilogHDL的基本语法，具备使用ModelSim等工具进行简单模块功能仿真的能力，对FPGA器件有概念性认识。然而，其知识能力体系存在典型断层与短板：第一，缺乏将多个功能模块有机集成为完整系统的顶层设计与架构能力，对系统partitioning（划分）和接口定义模糊。第二，对EDA工具的理解停留在“点工具”层面，不熟悉从综合、布局布线到生成比特流的完整工具链及其内在逻辑，尤其缺乏时序约束（SDC）编写与时序分析（TimingAnalysis）的关键技能。第三，实践环节脱离真实工程环境，极少接触板级验证、调试仪器（如逻辑分析仪、示波器）的使用以及软硬件协同调试。第四，缺乏项目管理意识和规范意识，代码风格随意，文档缺失。因此，本课程设计的核心挑战在于如何搭建脚手架，引导学生跨越从“模块仿-真”到“系统实现”的能力鸿沟。

  三、教学目标

  1.知识目标：

  （1）深入阐述基于FPGA的复杂数字系统自上而下的设计方法学，理解系统级建模、寄存器传输级（RTL）描述、逻辑综合、布局布线、静态时序分析（STA）及比特流生成各阶段的任务、工具与输出物。

  （2）掌握高级时序约束（包括时钟定义、时钟组、输入/输出延迟、多周期路径、虚假路径）的原理与编写方法，能利用时序分析报告诊断并修复建立时间/保持时间违例。

  （3）理解并应用FPGA内部的专用硬件资源（如BlockRAM、DSPSlice、高速串行收发器、时钟管理单元等）进行优化设计。

  （4）掌握基于FPGA的软硬件协同设计基本流程，包括嵌入式处理器（如MicroBlaze）的集成、AXI总线协议应用及驱动开发基础。

  2.能力目标：

  （1）工程设计与实现能力：能够独立或协作完成一个中等复杂度的FPGA系统项目，涵盖需求分析、架构设计、模块划分、代码编写、约束设置、综合实现、板级调试与性能测试全流程。

  （2）工具链娴熟运用能力：熟练运用业界主流EDA工具（如Vivado/QuartusPrime）完成从RTL到比特流的完整设计流程，并能运用仿真工具（ModelSim/QuestaSim）和调试工具（VivadoILA/SignalTap）进行问题定位。

  （3）问题诊断与解决能力：能够解读综合与实现报告、时序报告、资源利用率报告，并根据报告信息优化设计代码或约束条件，解决功能错误、时序违例、资源冲突等问题。

  （4）团队协作与沟通能力：在项目小组中承担明确角色，使用Git进行版本控制，撰写规范的设计文档、测试报告，并进行有效的技术陈述与答辩。

  3.素养与价值目标：

  （1）培养严谨求实的工程伦理与工匠精神，树立“一次做对”的质量意识与规范意识。

  （2）激发对集成电路设计与电子设计自动化领域的专业志趣与创新热情。

  （3）形成在技术快速迭代背景下自主追踪与学习新工具、新方法的能力与习惯。

  四、教学内容与项目载体

  课程以“基于Zynq-7000SoCFPGA的实时图像处理与异构计算系统”作为核心项目载体。该项目要求学生设计并实现一个能够通过CMOS摄像头采集视频流，在FPGA可编程逻辑（PL）部分完成图像预处理（如灰度化、高斯滤波）和加速计算（如Sobel边缘检测），并将处理结果通过AXI总线传递给处理器系统（PS）端的嵌入式Linux应用，最终通过以太网或HDMI接口输出的完整系统。

  教学内容围绕该项目展开，分为四大模块：

  模块一：高级设计方法学与项目启动（8理论学时+4实践学时）。内容涵盖：系统级设计方法学（SLM）与IP核复用策略；项目需求分析与技术指标分解；系统顶层架构设计（划分PL/PS功能，定义AXI接口）；Vivado项目创建与团队开发环境搭建（Git基础）；设计约束文件（XDC）基础语法。

  模块二：关键子模块的RTL实现与验证（4理论学时+16实践学时）。内容涵盖：基于Verilog的流水线图像处理算子设计（重点：流水线技术提升吞吐率）；FPGA内部存储资源（BlockRAM/DistributedRAM）的高效建模与应用；基于AXI4-Stream协议的视频流数据流设计；Testbench高级编写技巧（文件I/O、随机激励、自动检查）；功能仿真与代码覆盖率分析。

  模块三：系统集成、约束与实现优化（4理论学时+20实践学时）。内容涵盖：在Vivado中集成自定义IP核与Xilinx官方IP核（如VideoIn/Out,DMA）；高级时序约束理论与实战（时钟不确定性、输入延迟、输出延迟、多周期路径）；综合策略与实现策略（策略选择与自定义）；静态时序分析报告解读与违例修复；功耗分析与优化初步。

  模块四：板级验证、调试与系统测试（0理论学时+8实践学时）。内容涵盖：比特流文件生成与FPGA配置；使用集成逻辑分析仪（ILA）进行片上实时调试；软硬件协同调试方法；系统级功能与性能测试（帧率、延迟、资源利用率、功耗）；设计文档整理与项目答辩。

  五、教学重点与难点

  教学重点：

  1.系统级架构设计思维：引导学生从全局视角进行功能划分和接口定义，理解数据流与控制流。

  2.时序约束的准确表达与静态时序分析：这是确保设计在物理实现后能稳定工作的关键，是连接逻辑设计与物理实现的桥梁。

  3.基于IP核的模块化设计与系统集成：掌握业界主流的复用与集成方法，提升设计效率与可靠性。

  4.从仿真到板级的完整调试能力：包括虚拟环境下的仿真调试和真实硬件上的仪器调试。

  教学难点：

  1.时序约束的物理意义与模型抽象：学生难以将电路板上的物理延迟（如时钟抖动、PCB走线延迟）转化为约束文件中的数字参数，对建立/保持时间的物理本质理解不深。

  2.跨时钟域（CDC）问题的设计与验证：异步时钟域间数据传输的可靠性保障是复杂系统设计的常见难点。

  3.软硬件协同调试中的问题定位：当问题出现在PS与PL交互环节时，需要综合运用软件调试（如GDB）和硬件调试（ILA）手段，对学生的综合能力要求高。

  4.性能、面积、功耗的折衷优化：引导学生理解设计的多维度评价标准，并做出合理的工程折衷。

  六、教学方法与手段

  1.PBL项目驱动教学法：以核心项目贯穿始终，所有理论讲解均以解决项目阶段性问题为切入点，实现“做中学、学中做”。

  2.分层递进式实践任务：将核心项目分解为难度递进的多个子任务（如：单一算子仿真→算子流水线集成→接入视频流IP→添加PS端应用），并设置“基础要求”与“拓展挑战”，满足不同层次学生需求。

  3.翻转课堂与同伴教学：将工具操作、基础语法等内容制作成微视频，要求学生课前自学。课内时间主要用于讨论重难点、进行设计评审和小组协作。鼓励学生担任“小导师”，分享解决问题的心得。

  4.案例对比教学法：针对难点，如时序约束，提供“无约束”、“错误约束”和“正确约束”的对比案例，通过分析实现结果与时序报告的显著差异，深化理解。

  5.全过程、多维度的形成性评价：评价贯穿项目全过程，包括设计方案评审、代码审查、仿真报告、时序分析报告、调试记录、最终演示与答辩、个人贡献度评估等。

  6.虚实结合的实验环境：前期利用功能仿真进行充分验证；中期利用Vivado的时序仿真和实现后仿真考虑物理延迟；后期在实验室的真实FPGA开发板上进行终极测试与调试，形成闭环。

  七、教学资源

  1.硬件平台：XilinxZynq-7020/7010SoC开发板（含CMOS摄像头模块、以太网接口、HDMI接口等）。

  2.软件工具：XilinxVivadoDesignSuite（含VivadoHLS可选）；MentorGraphicsModelSim/QuestaSim；Git版本控制工具；文档编写工具。

  3.教学材料：自编项目任务书与指导书；关键技术点微视频库；经典设计案例库（含正反例）；常见错误与解决方案知识库；行业标准与规范文档（如IEEE标准）。

  4.参考教材：《FPGA原理和结构》[日]天野英晴；《XilinxFPGA设计权威指南》何宾；《StaticTimingAnalysisforNanometerDesigns》J.Bhasker等。

  八、教学实施过程（详细阐述）

  本课程教学实施共分为四个阶段，十六个教学单元。以下为详细过程描述。

  第一阶段：项目启动与理论深化（单元1-4）

  单元1：课程导论与项目破题（2理论学时）

  课前：学生自学课程门户网站发布的“EDA技术发展简史”与“Zynq平台介绍”微视频。

  课中：

  （1）情境导入：展示自动驾驶中的实时视觉处理、5G基带的信号处理等应用案例，指出其核心均依赖于高性能、可编程的FPGA平台及先进的EDA设计流程。引出本课程的目标：掌握构建此类系统核心部分的能力。

  （2）项目发布与解读：详细发布“实时图像处理与异构计算系统”项目任务书。与学生共同拆解技术指标：输入视频格式（如720p@30fps）、处理算法（指定Sobel边缘检测）、输出方式（以太网UDP传输）、系统延迟要求（<100ms）等。引导学生思考实现这一系统需要哪些知识模块。

  （3）核心概念重构：在项目背景下，重新诠释“EDA技术”的内涵。强调其不仅是工具使用，更是包含设计方法学、验证方法学、实现与优化策略的完整工程体系。介绍本课程将采用的“自顶向下”设计流程，并与学生已熟悉的“自底向上”方法进行对比。

  （4）团队组建与环境初探：学生自由组队（3人/组），进行角色初分（架构、编码、验证）。在教师指导下，完成Vivado的安装与License配置，创建第一个空白工程。

  课后：各小组查阅资料，初步讨论系统架构草图，并提交一份包含初步功能划分（PLvsPS）和疑问点的报告。

  单元2：系统架构设计与AXI总线基础（2理论学时+2实践学时）

  课前：学生复习《微机原理》中总线概念，预习AMBAAXI协议简介文档。

  课中：

  （1）架构设计研讨：选取2-3个小组分享其初步架构。教师引导全体学生讨论不同方案的优劣，聚焦于：图像处理流水线放在PL还是PS？PL和PS之间传输原始图像还是处理后的数据？数据带宽估算是否满足实时性要求？

  （2）理论精讲：AXI4协议簇：详解AXI4-Lite、AXI4-Full和AXI4-Stream三种协议的应用场景。重点讲解AXI4-Stream用于视频流数据传输的握手信号（TVALID,TREADY,TDATA）。通过时序波形图，深入理解其“ready/valid”握手机制。介绍Vivado中IPIntegrator工具在可视化系统互联中的强大作用。

  （3）实践指导：在Vivado中，使用IPIntegrator创建一个简单系统：连接ZynqPS、AXIDMA、AXIFIFO等IP核，生成顶层HDL代码。让学生直观感受图形化系统组装的过程。

  课后：各小组修订并确定最终系统架构图，明确各主要功能模块（图像采集接口、预处理流水线、边缘检测加速器、DMA控制器、PS端应用等）及其采用的接口协议（AXI-Stream或AXI-Lite）。开始编写项目的顶层模块端口声明。

  单元3：设计约束（XDC）基础与时钟管理（2理论学时）

  课前：学生阅读Vivado关于XDC文件格式的官方手册节选。

  课中：

  （1）问题驱动：提问“为什么在仿真正确的设计，到板子后可能无法工作？”，引出时序约束的必要性。

  （2）理论精讲：

  -时钟约束：create_clock

，理解周期、占空比、时钟源（get_ports,get_pins,get_nets）的概念。

  -生成时钟约束：create_generated_clock

，针对PLL或MMCM输出的时钟。

  -基本的I/O延迟约束：set_input_delay

/set_output_delay

，初步解释其与外部器件时序的关系。

  -时序例外：set_false_path

和set_multicycle_path

的简单引入。

  （3）案例演示：以板载的100MHz系统时钟和摄像头模块的像素时钟为例，在VivadoTclConsole中现场编写并应用约束，观察“综合后设计”中时钟网络的变化。

  课后：各小组为已知的板级时钟（如100MHz晶体振荡器）和项目中预估的生成时钟（如像素时钟27MHz）编写基础的时钟约束文件。

  单元4：图像处理算子的RTL设计（流水线技术）（2理论学时+2实践学时）

  课前：学生复习图像处理中Sobel算子的原理，并尝试用非流水线的Verilog描述一个3x3卷积操作。

  课中：

  （1）性能分析：分析学生课前非流水线设计的瓶颈：处理一个像素需要多个周期，吞吐率低，无法满足实时视频流处理。

  （2）理论精讲：流水线设计技术：详细讲解如何将组合逻辑路径切割，插入寄存器。分析流水线对吞吐率（提高）、延迟（增加）和面积（可能增加）的影响。引入“设计吞吐率vs.系统吞吐率”的概念。

  （3）实战转化：Sobel边缘检测的流水线实现：逐步推导将一个3x3模板卷积操作转化为多级流水线的过程。包括：行缓冲（LineBuffer）的构建、窗口（Window）数据的对齐、乘加运算的流水化。重点展示如何用参数化设计（parameter）使代码可适应不同的图像尺寸。

  （4）代码风格与可综合性：强调用于综合的RTL代码应避免使用初始化语句、不完全的条件判断等不可综合或导致硬件不明确的语法。介绍使用always_ff

和always_comb

（SystemVerilog）来增强代码意图。

  课后：各小组完成流水线型Sobel算子的Verilog代码编写，并为其编写一个简单的Testbench，验证其对于静态测试图像数据的正确性。

  第二阶段：核心技能分层实训（单元5-10）

  单元5：高级验证技术：Testbench与仿真深度（2理论学时+4实践学时）

  课前：学生提交Sobel算子的初步仿真波形图。

  课中：

  （1）问题聚焦：展示学生仿真中常见问题：激励过于简单、只观察个别时刻、无自动结果比对。

  （2）理论精讲：

  -文件I/O操作：使用$fopen

,$fscanf

,$fwrite

将测试图像数据（.txt或.pgm格式）读入Testbench作为激励，并将算子输出写入文件，便于与MATLAB/Python生成的黄金参考（GoldenReference）对比。

  -自动检查机制：在Testbench中实时比较DUT输出与黄金参考数据，使用$display

或$error

报告不一致处。

  -随机化激励：介绍使用$urandom

或SystemVerilog的随机化类，生成边界测试用例。

  -代码与功能覆盖率：简要介绍覆盖率概念，演示如何在QuestaSim中启用和查看覆盖率报告，引导设计高覆盖率的测试用例。

  （3）实践工作坊：学生现场改进自己的Sobel算子Testbench，加入文件读取和自动检查功能。教师巡视指导。

  课后：各小组完成对Sobel算子的充分仿真，达到95%以上的语句覆盖率，并提交仿真报告与覆盖率报告。

  单元6：FPGA存储资源的高效利用（2理论学时+4实践学时）

  课前：学生预习XilinxUG473文档中关于BlockRAM特性的部分。

  课中：

  （1）需求分析：回顾图像处理中行缓冲的需求，引出对片上高速存储的需求。

  （2）理论精讲：

  -BlockRAM与DistributedRAM：对比两者的结构、容量、时序和适用场景。强调BlockRAM是珍贵的专用资源，需高效使用。

  -BlockRAM的配置模式：详解真双口（TrueDualPort）、简单双口（SimpleDualPort）、单口模式。以行缓冲为例，说明使用简单双口模式（一个口写，一个口读）的实现方法。

  -推断与例化：讲解如何用符合特定编码风格的Verilog代码让综合工具自动推断出BlockRAM，以及何时需要使用原语（Primitive）或IP核进行直接例化。

  （3）实战：实现图像行缓冲：指导学生编写可参数化的行缓冲模块，使用BlockRAM资源。讨论如何解决读写地址的时序关系，确保数据对齐。

  （4）资源利用意识：演示在Vivado综合后报告中查看资源利用率，引导学生思考面积优化策略。

  课后：各小组将行缓冲模块集成到Sobel算子的前端，验证整个图像处理流水线在仿真环境下的功能。

  单元7：IP核封装、集成与系统组装（4实践学时）

  课中：

  （1）IP核封装流程：演示如何将编写好的Sobel算子流水线模块，通过Vivado的“PackageIP”功能，封装成具有标准AXI4-Stream接口的定制IP核。重点讲解接口信号映射、参数化配置界面设计。

  （2）可视化系统集成：在IPIntegrator中，创建一个新的BlockDesign。从库中添加并配置：ZynqPS、VideoTimingController、AXIVDMA（用于视频流DMA）、自定义的SobelIP核、AXISmartConnect等。使用连线工具连接数据流和控制流。

  （3）地址分配与自动化：讲解Vivado为互联系统自动分配PS端可访问的从设备地址空间的过程。验证地址分配的合理性。

  （4）生成顶层与约束：执行“CreateHDLWrapper”生成项目顶层文件；将之前编写的时钟约束等添加到项目中；执行“ValidateDesign”检查互联错误。

  课后：各小组独立完成自己设计在IPIntegrator中的系统集成，生成比特流所需的所有中间文件。

  单元8：高级时序约束（理论深化与实战）（2理论学时+4实践学时）

  课前：学生尝试为自己集成的系统添加更多约束，并记录遇到的问题。

  课中：

  （1）时序模型深度剖析：回顾建立时间与保持时间公式。以一个典型的FPGAIO输入路径为例，详细拆解数据从外部芯片出发，经过PCB延迟、进入FPGAIOpad、经过输入缓冲、最终到达触发器D端的全部延迟组成。图解说明set_input_delay

值是如何代表“板级数据延迟相对于时钟板级延迟的差值”。

  （2）时钟特性约束：讲解set_clock_uncertainty

，用于建模时钟抖动（Jitter）和偏斜（Skew）带来的悲观余量。

  （3）时序例外精讲：

  -多周期路径：以图像处理中跨多个时钟周期才稳定的计算结果为例，详细说明如何正确设置set_multicycle_path

的起点、终点和周期数。

  -虚假路径：明确哪些路径在功能上不可能发生信号传递（如不同频率且无交互的时钟域之间），使用set_false_path

解除约束，优化布局布线。

  （4）分组与案例练习：提供几个典型场景（如异步复位恢复路径、跨时钟域路径、组合逻辑反馈路径），让学生分组讨论应施加何种约束，并派代表讲解。

  课后：各小组根据摄像头传感器数据手册和开发板原理图，估算像素时钟和数据信号的板级延迟，完善输入延迟约束。运行综合与实现，查看时序报告。

  单元9：静态时序分析报告解读与违例修复（4实践学时）

  课中：

  （1）报告导航：带领学生打开Vivado实现后的“TimingSummary”报告。解读“WNS（最差负裕度）”、“WHS（最差保持裕度）”、“TNS（总负裕度）”等关键指标的含义。演示如何点击违例路径，查看详细的路径分析报告。

  （2）路径分析报告精读：选择一条建立时间违例的路径，详细解读报告中每一列信息：起点/终点寄存器、时钟组、逻辑级数、线延迟、单元延迟、所需时间/到达时间、裕度。引导学生判断违例的主要原因是逻辑级数过多（逻辑延迟大）还是布局布线不佳（线延迟大）。

  （3）修复策略研讨：

  -逻辑级数过多：策略包括代码优化（流水线切割、操作符共享）、使用寄存器重定时（Retiming）、或改用更高效的算法实现。

  -线延迟过大：策略包括增加流水线级数（寄存器，缩短单级路径）、使用区域约束（Pblock）将相关逻辑约束在相邻区域、尝试不同的布局布线策略或工具设置（如更高优化级别）。

  （4）实战调试：各小组分析自己项目中的时序报告（初次实现通常会有违例），诊断问题根源，尝试一种策略进行修复，重新运行实现，观察WNS/WHS的变化。教师巡回进行一对一指导。

  课后：各小组持续迭代优化，直至设计满足时序要求（WNS/WHS>=0）。记录修复过程与采取的措施。

  单元10：功耗估算与优化入门（2理论学时）

  课中：

  （1）功耗构成分析：讲解FPGA功耗的三大来源：静态功耗（主要由泄漏电流引起，与温度、工艺相关）、动态功耗（逻辑翻转引起，与频率、负载电容、电压平方成正比）、I/O功耗。

  （2）工具使用：演示在Vivado中如何输入活动率（SAIF文件）或使用默认估计，进行功耗分析。解读功耗分析报告，识别功耗热点模块。

  （3）优化方法概览：

  -架构级：降低工作频率、使用门控时钟（ClockGating）、采用时分复用资源。

  -RTL级：减少不必要的寄存器翻转、使用使能信号控制数据路径、优化数据位宽。

  -实现级：选择低功耗的实现策略、使用功耗优化的布局布线设置。

  （4）工程权衡讨论：引导学生讨论在给定项目指标下，性能（速度）、面积（资源）和功耗之间的权衡关系。强调没有最优解，只有最符合项目约束的折衷解。

  课后：各小组对自己的设计进行一次功耗分析，并提交一份简短的功耗评估报告，指出可能的优化方向。

  第三阶段：系统集成与优化挑战（单元11-12）

  单元11：软硬件协同设计与PS端应用基础（4实践学时）

  课前：学生预习ZynqPS的基本架构和Linux驱动开发的基本概念。

  课中：

  （1）PS配置：在IPIntegrator中双击ZynqPSIP核，演示关键配置：使能UART、以太网、SD卡接口；配置DDR控制器参数；分配PL到PS的中断。

  （2）软件环境搭建：演示使用Vitis统一软件平台，基于已导出的硬件平台（XSA文件），创建裸机（Bare-metal）或Linux应用项目。重点讲解板级支持包（BSP）的生成与包含。

  （3）基础驱动与应用程序：以AXIVDMA为例，讲解如何在PS端通过内存映射（Memory-Mapped）方式访问和控制PL端的IP核。指导学生编写简单的C程序，用于初始化VDMA、配置图像处理IP核的参数（如阈值）、启动数据传输，并通过串口或网络打印状态信息。

  （4）调试技巧：介绍在Vitis中使用调试器连接PS进行单步调试的方法，以及如何与ILA硬件调试协同工作。

  课后：各小组尝试创建并编译一个简单的PS端应用，能够通过AXI-Lite接口配置自己设计的SobelIP核中的参数寄存器（如边缘检测阈值）。

  单元12：板级调试与集成测试（4实践学时）

  课中：

  （1）上电与配置准备：讲解开发板上电顺序、JTAG/USB器连接、VivadoHardwareManager的使用。强调安全操作规范。

  （2）ILA高级调试：演示如何在设计中插入ILAIP核，监测内部关键信号（如视频流数据、握手信号、状态机状态）。讲解触发条件设置（如数据值等于特定模式、信号边沿）、数据窗口捕获深度的配置。演示如何在硬件运行时，通过Vivado实时查看波形，如同使用一台内置的逻辑分析仪。

  （3）系统联调实战：各小组将比特流到开发板，连接摄像头和显示器（或网络）。首先使用ILA验证视频流是否成功从摄像头进入FPGA，并流经各个处理模块。然后，运行PS端程序，启动整个系统。观察最终输出结果（显示器图像或网络接收的数据）。

  （4）问题诊断圆桌会：针对调试中出现的问题（如无图像、图像错位、处理结果错误等），组织小组间进行“会诊”，分享调试思路和排查步骤（如检查时钟、复位、握手信号、数据对齐等）。

  课后：各小组完成系统基本功能的调试，确保能够从摄像头采集、处理、并输出预期的边缘检测图像。准备最终的性能测试。

  第四阶段：综合验收与能力迁移（单元13-16）

  单元13：系统性能测试与文档整理（4实践学时）

  课中：学生小组在实验室进行集中测试与文档工作。

  （1）定量测试：按照项目任务书指标，使用仪器或软件方法测量：系统持续稳定运行帧率、端到端处理延迟（从光信号输入到电信号输出）、FPGA资源利用率（LUT,FF,BRAM,DSP）、动态功耗（可选）。记录原始数据。

  （2）文档规范化整理：指导学生按照工程标准整理全套项目文档，至少应包括：《设计说明书》（含架构图、接口定义、模块说明）、《验证与测试报告》（含仿真环境、测试用例、覆盖率、板级测试结果、性能数据）、《用户手册》（含系统配置、软件使用说明）、《项目总结》（含遇到的问题、解决方案、经验教训、团队分工）。

  （3）代码归档：强调使用Git进行最终版本的标签（Tag）标记，并将整洁、注释良好的代码库归档。

  课后：各小组完善所有文档，准备最终的演示与答辩材料（PPT、视频录像等）。

  单元14：项目答辩与同行评审（4学时）

  模拟行业技术评审会，邀请其他专业教师或高年级研究生作为评审委员。

  （1）小组演示（15分钟/组）：每组进行系统现场演示，并陈述设计亮点、关键技术决策、克服的主要挑战。

  （2）答辩与提问（10分钟/组）：评审委员和听众（其他学生）提问，问题涵盖技术细节、设计权衡、理论依据等。

  （3）同行评审：各小组在聆听其他组答辩后，需填写简短的同行评审表，从技术完成度、创新性、演示效果等方面进行评价。

  此环节旨在全面锻炼学生的技术沟通、临场应变和批判性思维能力。

  单元15：课程总结与前沿技术展望（2理论学时）

  课中：

  （1）知识地图重构：与学生共同回顾从项目启动到最终验收的完整历程，将散落的知识点串联成体系化的能力图谱，强调“方法学-工具链-工程