《摩托车照明电路》-学习情境9

一、知识准备1.1触发器的认识触发器实物如图9-2所示。触发器是时序逻辑电路的基本单元，是各种计数器、寄存器的主要功能部件，它具有两种稳定的输出状态用来表示逻辑状态的“1”和“0”。在输入信号作用下，触发器的两个稳定状态可相互转换，输入信号消失后，已转换的稳定状态可长期保存下来，这就使得触发器能够记忆二进制信息。按结构和工作方式不同可分为RS触发器、JK触发器、D触发器、T触发器等。

1.RS触发器的特点及逻辑功能测试

RS触发器的特点

1)与非门组成的基本RS触发器下一页返回一、知识准备

由与非门输入、输出交叉连接而成的基本RS触发器的逻辑图和逻辑符号如图9-3所示。输入端为复位端、为置位端，Q和是输出端。当Q=1,=0时，称触发器为1状态;当Q=0,=1时，称触发器为0状态。图中输入端在字母在加“-”表示低电平有效。当=0,=1时，不管触发器原来的状态是1还是0，因=0,G1输出=1，这时G2的输入都是高电平，输出Q=0，触发器被置0。当=1,=0时，不管触发器原有的状态是1还是0，因=0,G2输出Q=1，这时G1的输入都是高电平，输出=0，触发器被置1。

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当=1时，若触发器原有的状态是Q=1,=0，这时G1门的两个输入信号都是高电平，则输出=0;=0反馈至G2的输入端，使G2的输出Q=1，触发器维持1状态。同样分析，若触发器原有的状态是Q=0,=1，这时G1门的输入信号有0，则输出=1;G2的输入端都是高电平，使G2的输出维持Q=0，触发器保持原状态。所以，当=1时，触发器“保持”逻辑功能。当=0时，G1、G2的输出都为1，既不是1状态，也不是0状态，破坏了Q和的互补关系。当同时由0变为1时，触发器的输出状态无法预知，可能是0,也可能是1。所以，当=0时，触发器状态不定，实际上这种情况是不允许的。综上所述，当的状态改变时，输出端Q和是的状态也随之改变，如表9-1逻辑状态表所列。上一页下一页返回一、知识准备2)或非门组成的基本RS触发器由或非门输入、输出交叉连接而成的基本RS触发器的逻辑图和逻辑符号如图9-4所示。输入端R为复位端、S为置位端，Q和是输出端。当R=0,S=1时，不管触发器原来的状态是1还是0，因S=1，G2输出=0，这时G1的输入都是低电平，输出Q=1，触发器被置1。当R=1,S=0时，不管触发器原有的状态是1还是0，因R=1,G1输出Q=0，这时G2的输入都是低电平，输出=1，触发器被置0。当R=S=0时，若触发器原有的状态是Q=1,=0，这时G1门的两个输入信号都是低电平，则输出Q=1;Q=1反馈到G2的输入端，则使G2的输出=0,触发器维持1状态。上一页下一页返回一、知识准备

同样分析，若触发器原有的状态是Q=0,=1，这时G1门的输入信号有1，则输出Q=0,G2的输入端都是低电平，使G2的输出维持=1，触发器保持原状态。所以，当R=S=0时，触发器“保持”逻辑功能。当R=S=1时，G1,G2的输出都为0，既不是1状态，也不是0状态，破坏了Q和的互补关系。当R、S同时有1变为0时，触发器的输出状态无法预知，可能是0，也可能是1。所以，当R=S=1时，触发器状态不定，实际上这种情况是不允许的。综上所述，当R和S的状态改变时，输出端Q和是的状态也随之改变，如表9-2逻辑状态表所列。上一页下一页返回一、知识准备3)同步RS触发器基本RS触发器无时钟脉冲输入端。在基本RS触发器的基础上增加了两个由时钟脉冲CP控制的传输门，当CP=0时，传输门“封锁”输入信号，不论R,S的信号如何变化，触发器的状态保持不变。当CP=1时，解除封锁，同步RS触发器的工作状态如基本RS触发器一样。同步RS触发器的逻辑图和逻辑符号如图9-5所示。同步RS触发器逻辑状态表如表9-3所列。表中x表示“0”或者“1”。1)与非门组成的基本RS触发器功能测试用四2输入与非门CC4011(或74LS00)构成一个基本RS触发器，选择两个与非门按图9-3(a)图进行连接。上一页下一页返回一、知识准备

触发器的输入端分别接人逻辑开关，输出端口接发光二极管，按表进行逻辑功能测试，观察并记录测试结果，完成表9-4的填写。

2)或非门组成的基本RS触发器功能测试用四2输入或非门CC4001(或74LS02)构成一个基本RS触发器，选择两个或非门按图9-4(a)图进行连接。触发器的输入端R、S分别接人逻辑开关，输出端口接发光二极管，按表进行逻辑功能测试，观察并记录测试结果，完成表9-5的填写。2.JK触发器的特点及逻辑功能测试主从JK触发器的主要组成部分是RS触发器，具有J和K两个输入端、时钟输入端(CP)端和输出端(Q和)。上一页下一页返回一、知识准备

它的工作状态除了允许J=K=1外，其余都与R5触发器相同。当J=K=1时，触发器在时钟脉冲的作用下，输出状态发生改变。图9-6所示为主从JK触发器逻辑图。下面分析主从JK触发器的逻辑功能。

1)J=1,K=1时，触发器具有翻转功能设触发器的初态为0态，即Q=0，这时主触发器的S==1，R=Q=0。当CP=1时，根据同步RS触发器的逻辑功能，主触发器为1态，即G5=1,G6=0;当CP由1变为0时，由于这时从触发器的S=G5=1,R=G6=0，触发器翻转为1态。反之设触发器的初态为1态，即Q=1。当CP=1时，主触发器为0态;当CP由1变为0时，触发器翻转为0态。上一页下一页返回一、知识准备2)J=0,K=0时，触发器保持原状态不变设触发器初态为0态，根据同步RS触发器真值表，主触发器初态也为0态。当CP=1时，根据同步RS触发器的逻辑功能，主触发器保持原状态不变，即保持G5=0,G6=1不变;当CP变为0时，由于这时从触发器的S=G5=0,R=G6=1，从触发器置0,即触发器保持原来的0态不变。如果初态为1态，也保持原状态不变。

3)J=1,K=0时，触发器具有置1功能设触发器初态为0态，这时主触发器的S==1,R=Q=0，当CP=1时，主触发器置1,即G5=1,G6=0;当CP由1变为0时，由于这时从触发器的S=G5=1,R=G6=0，触发器翻转为1态。如果初态为1态，这时主触发器的S==0,R=K=0。上一页下一页返回一、知识准备

当CP=1时，主触发器保持原来的I态不变，即G5=1，G6=0;当CP由1变为0时，由于这时从触发器的S=G5=1,R=G6=0，触发器也保持原来的1态不变。

4)J=0,K=1时，触发器具有置0功能无论触发器原来处于什么状态，下一个状态一定是0态(由读者自行分析)。由以上分析可得JK触发器的功能如表9-6所列。

JK角虫发器有上升沿触发的，也有下降沿触发的，其逻辑符号如图9-7所示。其中，图(a)为上升沿触发，即触发器输出状态的改变发生在时钟脉冲上升沿到来的时刻;图(b)为下降沿触发，即触发器输出状态的改变发生在时钟脉冲下降沿到来的时刻。上一页下一页返回一、知识准备

但不管是上升沿还是下降沿触发，它们的真值表是一样的。图中R为直接置0端(也称复位端)，S为直接置1端。当J=0,K=0时，时钟脉冲触发后，触发器的状态保持原来的状态不变，具有保持功能;

当J=0,K=1时，不管触发器原来是何种状态，时钟脉冲触发后，输出为0状态，即置0功能;

当J=1,K=0时，不管触发器原来是何种状态，时钟脉冲触发后，输出为1状态，即置1功能;

当J=1,K=1时，时钟脉冲触发后，触发器的新状态总是与原状态相反，即，触发器翻转，这时触发器具有计数功能。上一页下一页返回一、知识准备CC4027为双JK触发器，其引出排列图及逻辑符号如图9-8所示。

1)复位和置位端的测试选取芯片中的一个JK触发器，将R和S分别接逻辑控制开关，CP端,J端,K端均为任意状态，测试触发器的输出状态，验证R为直接置0端(也称复位端)，S为直接置1端，且与输入端J,K的值及CP端无关。

2)测试JK触发器的逻辑功能选取芯片中的一个JK触发器，将R和S分别接低电平，CP端接乎动单次脉冲，J端,K端接逻辑控制开关，输出端Q接发光二极管，按表9-7的要求测试触发器Qn+1的逻辑电平。注意观察触发器Qn+1的状态在CP脉冲的上升沿还是下降沿触发，将测试结果填入表9-7中。上一页下一页返回一、知识准备3.D触发器的特点及逻辑功能测试

D触发器输出状态的改变依赖于时钟脉冲的触发作用，即在时钟脉冲触发时，输入数据由数据端(D端)传送到输出端(口端)。图9-9是维持阻塞D触发器。G1,G2组成基本R5触发器;G3~G6组成控制门;①线是置1维持线;②线是置0阻塞线;③线是置0维持线;④线是置1阻塞线，D为输入信号;分别是直接置0端和直接置1端。在逻辑符号中，CP端带有小三角符号，表示时钟为上升沿时有效触发。下面分析维持阻塞D触发器的逻辑功能。

1)D=0时，触发器置0CP=0时，G3,G4被封锁，使触发器保持原来状态不变。上一页下一页返回一、知识准备

这时，G5=,G6=D。当CP上升沿到来时，G3,G4开放，使G4==1,G3=D=0。触发器置0，同时G3=0经过③线封锁G5，可以克服空翻。在CP=1期间，G5=1经过④线送给G6，使G6=0，从而可靠地保证G4=1,阻止触发器状态可能向1翻转。

2)D=1时，触发器置1

同理，在CP=0期间，触发器保持原态，G5=,G6=D。当CP上升沿到来时，D=1送人基本触发器，输出1状态。通过①线来维持输出1状态;通过②线保证CP=1期间触发器不会翻转为0态。由上面分析可得D触发器的功能如表9-8所列。上一页下一页返回一、知识准备CMOSD触发器由时钟脉冲上升沿触发，它的置位端(R端)和复位端高电平有效。CC4013组件中包含有两个独立的D触发器，其引脚功能如图9-10所示，其真值表如表9-9所列。表中x表示“0”或者“1”。

1)复位和置位端的测试选取芯片中的一个D触发器，将R和S分别接逻辑控制开关，CP端,D端均为任意状态，测试触发器的输出状态，验证R为直接置0端(也称复位端)，S为直接置1端，且与输入端D的值及CP端无关。

2)测试D触发器的逻辑功能选取芯片中的一个D触发器，将R和S分别接低电平，C端接乎动单次脉冲、D端接逻辑控制开关，输出端口接发光二极管，按表的要求，测试触发器Qn+1的逻辑电平。上一页下一页返回一、知识准备

注意观察:触发器Qn+1的状态在CP脉冲的上升沿还是下降沿触发。要求学生自己设计CC4013逻辑状态测试表，并将测试结果填入表中。

4.T触发器的特点

T触发器是一种只具有保持和翻转逻辑功能的触发器。其逻辑符号如图9-11所示，逻辑状态表如表9-10所列。1.2计数器的认识计数器是一种记忆装置，用以累计输入脉冲CP的个数，并由输出端的不同状态来表示。计数器主要由触发器组成。计数器实物如图9-12所示。上一页下一页返回一、知识准备1.计数器的分类计数器的种类很多，特点各异，主要分类如下:(1)按计数进制分为二进制计数器、十进制计数器和任意进制计数器(2)按计数码的增减分为加法计数器、减法计数器和加/减计数器。(3)按计数器中触发器翻转是否同步分为异步计数器和同步计数器:①异步计数器是指各级计数单元的时钟是不同步的，计数脉冲只加到部分触发器的时钟脉冲输入端上，而其他触发器的触发信号则由电路内部提供，各触发器的状态翻转有先有后的计数器。②同步计数器是指计数单元的时钟是同步的，计数脉冲同时加到所有触发器的时钟信号输入端，使各个触发器同时翻转的计数器。上一页下一页返回一、知识准备2.计数器的逻辑状态

1)异步二进制加法计数器二进制加法的运算法则是:0+1=1,1+1=0并向高位进1。常用触发器的0态表示0，用触发器的1态表示1。由于一位二进制数只有1和0两个数码，因此可用一个触发器来表示一位二进制数，用n个触发器就可以表示一个n位的二进制数。

图9-13是用JK触发器组成的二进制加法计数器。图中CP加给最低位触发器，高位触发器的CP端与相邻低位触发器的口端相连。因为CP信号是逐级传递的，所以称为异步计数器。端是清零端。计数前，使=0，触发器F0~F1直接置0，使计数器清零。计数时，为了使计数器正常工作，应使=1。上一页下一页返回一、知识准备

每来一个计数脉冲，最低位触发器就翻转一次，而高一位的触发器是在低一位触发器的口端由1变为0时翻转，即以低一位的输出作为高一位的计数脉冲输入。表9-11是四位二进制加法计数器状态表，图9-14是它的工作波形图。2)异步十进制加法计数器二进制计数器结构简单，但人们不习惯二进制数。因此在一些场合，特别是在数字装置的终端，广泛利用十进制计数器计数并将结果加以显示，以便于使用。每一位十进制数都可能有0~9十个不同的数码。若由三个触发器构成计数器，只能产生八种状态，缺少两种状态。若用四个触发器构成计数器，可产生16种状态，多了六种状态。上一页下一页返回一、知识准备

所以，用一个四位的二进制计数器来表示十进制数中的一位，但必须剔除其中多余的6种状态。从16种状态中挑选出10个状态的方法有很多种，下面仅以常用的8421码十进制计数器为例进行分析。8421码是选择0000~1001与十进制数0~9一一对应，它所剔除的是1010~1111六种状态。

图9-15是十进制加法计数器的电路，其基本结构与二进制计数器相似，只是引人了与非门进行反馈。在输入1~9个CP脉冲时，计数器的状态从0000按顺序变至1001,Q3和Q1没有同时为1,=1，不可能进行清零。当第10个CP脉冲输入后，出现1010这个暂态，Q3和Q1同时为0,=0，迅速将各触发器置0，反馈与非门有0出1。因此，在端产生了持续时间很短的负脉冲，使计数器清零。上一页下一页返回一、知识准备

这里1010是持续时间很短的非稳定状态，一出现马上就消失，仅有0000~1001十个稳定状态。其工作情况如表9-12所列的状态表和图9-16所示的时序图表示。1.CC4017十进制计数器功能测试

CC4017是十进制计数器，它的引脚端如图9-17所示，波形图如图9-18所示。

CC4017由计数器和译码器两部分组成。它有三个输入端，其中是一个清零端Cr，另外两个是时钟输入端CP和。当在Cr端上加高电平或正脉冲时，计数器中各计数单元输出为“0"，在译码器中只有对应“0”状态的输出端Y0为高电平。上一页下一页返回一、知识准备

如果要用上升沿来计数，则时钟信号由CP端输入;若要由下降沿来计数，则信号由端输入。设置两个时钟输入端，级联时比较方便。

CC4017有10个译码输出端，每个输出端的状态与输入计数器的脉冲的个数相对应。例如，如果计数器从0开始计数，输入一个脉冲时，输出端Y1应为高电平，其余输出端均为低电平;输入5个脉冲时，输出端Y5应为高电平，其余输出端均为低电平。为了级联，还设有进位输出端QCO。每输入10个时钟脉冲，就得到一个进位输出脉冲作为下一级计数器的时钟信号。

1)清零端(复位端)的测试将芯片中，13脚与8脚VSS连接，输出端Y0~Y9及进位输出端QCO接发光二极管，将15脚清零端Cr接逻辑控制开关。当在Cr端上加高电平或正脉冲时，看计数器中各计数单元输出是否为“0”。

上一页下一页返回一、知识准备2)测试计数器的十进制计数功能将芯片中13脚,15脚清零端Cr与8脚从、连接，输出端Y0~Y9及进位输出端QCO接发光二极管，CP端接乎动单次脉冲，测试计数器的十进制计数功能，并将测试结果填入表9-13中。

2.CC40110二-十进制计数器功能测试

CC40110是计数/锁存/7段译码/驱动器，集计数器、锁存器、译码器和笔段显示驱动器为一体，其内部计数器按“二-十”进制加/减方式工作，译码器输出驱动7段显示器)它的引脚端如图9-19所示。上一页下一页返回一、知识准备

图中:R为清零端，R=“1”时，计数器复位清零;CPU为加法计数时钟;CPD为减法计数时钟;QCO为输出进位脉冲;QBO为输出借位脉冲;为触发器使能端:="0”时，计数器工作;="1”时，计数器处于禁止状态，即不许计数。LE为锁存控制端:LE="0”时，实现数据传输，显示内容随计数器变化;LE="1”时，锁存器输出不变，即保持计数器前一状态。

CC40110的真值表如表9-14所列。

CC40110的功能测试如图9-20所示。1)清零端R、使能端、锁存控制端LE的测试将芯片中5脚清零端R,4脚使能端,6脚锁存控制端LE分别接逻辑控制开关。上一页下一页返回一、知识准备

将9脚加法计数脉冲CPU端,7脚减法计数脉冲CPD端分别接手动单次脉冲;输出端a~g接至共阴LED数码显示器BS201的相应引脚，验证R,,LE的功能。

2)测试计数器的十进制译码显示功能将芯片中5脚清零端R,4脚使能端,6脚锁存控制端LE与8脚VSS连接;将9脚加法计数脉冲CPU端,7脚减法计数脉冲CPD端分别接手动单次脉冲;输出端a~g接共阴数码显示器BS201;进位脉冲输出端QCO及借位脉冲输出QBO接发光二极管。测试计数器的十进制计数功能。要求学生自己设计CC40110逻辑状态测试表，并将测试结果填入表9-14中。

上一页下一页返回一、知识准备3.CC4518十进制计数器功能测试

CC4518是二-十进制同步计数器，在一个封装中有两个二-十进制计数器，其引脚端如图9-21所示。CC4518采用8421BCD码，有两个时钟输入端CP和EN，可用上升沿作时钟触发，也可用下降沿作时钟触发。当用上升沿作时钟触发时，使时钟信号从CP端输入，并使EN端为“1”;当用下降沿作时钟触发时，使时钟信号从EN端输入，并使CP端为“0”。1Q0~1Q3,2Q0~2Q3为两个计数器输出端，有一个清零端Cr。当Cr为“1”时，计数器各输出端为“0"电平。

CC4518计数器逻辑功能测试原理如图9-22所示。上一页下一页返回一、知识准备1)清零端的测试当Cr=1时，改变CP和EN，观察计数器的输出。

2)计数功能的测试，验证CC4518的逻辑功能按图9-22接线，CP接手动单次脉冲。观察当Cr=0,EN=1时，CP上升沿来到时计数器的输出。把图9-22中EN接手动单次脉冲，CP接地。观察当Cr=0,CP=0时，EN下降沿来到时计数器的输出。将记录计数器的输出结果填入表9-15中。上一页返回二、任务实施

十进制计数显示器的组成

1.用CC40110制作十进制计数显示器显示器控制原理如图9-23所示。由于CC40110集计数器、锁存器、译码器和笔段显示驱动器为一体，所以电路较为简单。图中，开关S为清零(复位)开关，S接通时，计数器清零;数码管显示为零;S断开时，允许计数，每输入一个脉冲，显示器显示数字加1。要求学生根据原理自己绘制接线图，并进行安装调试。元件明细如表9-16所列。

2.用CC4518制作十进制计数显示器显示器控制原理如图9-24所示。要求学生能根据原理自己绘制接线图，并进行安装调试。元件明细如表9-17所列。返回三、能力与知识拓展—数字计时器的制作

数字计时器是数字钟的主要组成部分，其组成电路包含了数字电路的主要组成部分。通过这个任务能很好地帮助同学们将以前所做的项日系统地结合起来，提高综合分析、制作及调试数字电路的能力。在万能电路板上焊接成的数字计时器如图9-32所示。数字计时器可用于会议或工作计时，也可用于学生回答问题的计时，可广泛使用在日常生活中。它将“时”、“分”、“秒”用数字显示，给人以直观的感觉，它的计时周期为24小时，最大显示为23小时59分59秒。“秒”和“分”都是六十进制计数器;“时”是二十四进制计数器。1.六十进制计数器的组成

CC4518十进制计数器的状态转换如图9-25所示，一共有10种输出状态。下一页返回三、能力与知识拓展—数字计时器的制作

要实现六十进制计数，可以将CC4518中两片独立的十进制计数器分别构成六进制和十进制。图9-26所示为用CC4518构成的六十进制计数器原理图。其中，个位片为十进制、十位片为六进制。在图9-26中，个位片是十进制计数器。计数脉冲输入到个位片的CP端，每当输入十个计数脉冲的上升沿到来时，1Q3由1变为0，作为下降沿送到2EN，使十位片计数一次。十位片为六进制。由图9-27可知，六进制的有效状态为0000,0001,0010,0011,0100,0101，一旦当计数器状态变为0110时，即Q2和Q1位同时为高电平时，应形成复位信号，使计数器归零。上一页下一页返回三、能力与知识拓展—数字计时器的制作

如图9-26所示，当第六十个计数脉冲上升沿到来时，2Q2和2Q1位同时为1，经与门送到1CR,2CR，使十位片和个位片同时复位，十位和个位输出都为0，完成一个计数循环。

2.二十四进制计数器的组成要实现二十四进制计数，可以将CC4518中两片独立的十进制计数器分别构成二进制和四进制。其中，个位片为四进制。由图9-28可知，四进制的有效状态为0000,0001,0010,0011，一旦当计数器状态变为0100时，即Q2=1时，应形成复位信号，使计数器归零。十位片为二进制。由图9-29可知，二进制的有效状态为0000,000