数字电子技术基础 课件全套

西南大学工程技术学院张济龙数字电子技术基础第一章数字信号和数字编码一、数字信号1、当电路的输入与输出信号只有高、低电平时，这样的电路称为数字电路，电路中的信号称为数字信号。如图：当输入Vi为低电平时，三极管截止，输出Vo为电源电压VCC；当Vi为高电平时，三极管饱和，Vo为三极管饱和管压降VCES。三极管始终处于开、关状态，输出稳定。2、0和1电路中的高电平经常用1表示，低电平用0表示。3、数字信息数字电路的0和1可以直接用来表示逻辑关系中的是和否，数字电路可以处理逻辑信息；0和1也可以用来表示二进制关系中的数字0和1，数字电路还可以进行二进制运算。用数字电路处理其它信息则需要先用二进制代码进行信息编码。4、数字集成电路数字电路因只需稳定输出高、低电平，对电路参数要求不高，非常适合集成工艺生产，集成电路多为数字集成电路。包括固定逻辑功能器件与可编程逻辑器件。二、二进制与其它计数制1、数码，基数，权数码是计数制的基本数字，二进制的数码有0和1，八进制的数码是0-7，十进制的数码是0-9，十六进制的数码是0-9、A-F。低位向高位的进位关系称为基数。上述计数制的基数分别为2，8，10，16。整数部分从低位到高位各位的权依次为基数的0次方、1次方，逐渐升高；小数部分从高位到低位各位的权依次为基数的-1次方，-2次方，逐渐降低。数的表示与展开为：2、计数制转换（1）十-二进制转换∟∟∟∟∟∟∟∟整数部分除2取余，先得低位，后得高位。小数部分乘2取整，先得高位，后得低位。（2）二-十六进制

（3）二-八进制三、十进制代码1、常用十进制代码十进制数8421码余3码2421码5211码余3循环码000000011000000000010100010100000100010110200100101001001000111300110110001101010101401000111010001110100501011000101110001100601101001110010011101701111010110111001111810001011111011011110910011100111111111010有权码每一位有固定权重，如8421码、2421码、5211码；无权码每一位没有权重，如余3码，循环余3码。每种代码均为4位。

余3码=8421码+0011十进制数的编码可以表示为：(173)10=(000101110011)8421反之：(000111010011)2421=(173)102、格雷码编码顺序二进制格雷码编码顺序二进制码格雷码000000000810001100100010001910011101200100011101010111130011001011101111104010001101211001010501010111131101101160110010114111010017011101001511111000格雷码的相邻编码组仅一位发生改变，能够提高电路的抗干扰能力；其每一位的改变亦有规律，比如首位前8组为0，后8组为1等。余3循环码=3到12的格雷码3、ASCⅡ码ASCⅡ码为7位二进制代码，是标准通用编码，计算机键盘即ASCⅡ码编码电路。大写英文字母A的ASCⅡ码的十进制值为65，大小写英文字母ASCⅡ码的十进制值相差32。四、面向复杂工程问题数据采集系统多采用总线结构，如图所示：各个数据采集点Point1,Point2等将进行地址编码，比如A，B（ASCⅡ码），通过上位机PC地址发送、下位机判断地址码的十进制值展开数据通信。编码在信息交换和信息处理中具有广泛的应用。第二章逻辑代数一、基本逻辑关系及门电路1、与，或，非与，或，非是自然界最基本的逻辑关系，是构成复杂逻辑关系的基础。实现与，或，非逻辑的电路称为与门，或门，非门。2、二极管与门逻辑分析（1）如图，输入端取低电平VIL=0V，VIH=3VVAVBVY0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7V电压关系表如下：（2）高电平用1表示，代表条件具备，也代表事件发生；低电平用0表示，代表条件不具备，也代表事件不发生，可得如下真值表：ABY000010100111（3）电路实现Y等于A，B的与逻辑。逻辑表达式由Y等于1的情形决定，与逻辑可以表示为逻辑乘，故逻辑表达式为Y=AB，常用逻辑符号是其它逻辑电路分析方法相同。3、常用逻辑关系以基本逻辑关系为基础构建的常用逻辑关系有与非、或非、异或、同或等，其逻辑表达式与逻辑符号分别为：Y=(AB)′Y=(A+B)′Y=A⊕B=A′B+AB′Y=A⊙B=A′B′+ABABY0000110110A

BY0010100011异或真值表同或真值表对于两个逻辑变量，二者互异异或为1，二者相同同或为1。异或与同或互为逻辑反。二、逻辑公式与逻辑定理1、基本逻辑公式序号公式序号公式10A=0101′

=0;0′=121A=A111+A=13AA=A120+A=A4AA′=013A+A=A5AB=BA14A+A′=16A(BC)=(AB)C15A+B=B+A7A(B+C)=AB+AC16A+(B+C)=(A+B)+C8(AB)′=A′+B′17A+BC=(A+B)(A+C)9(A′)′=A18(A+B)′=A′B′基本逻辑公式只能通过逻辑关系理解，或者通过真值表验证。了解与普通代数一样的公式（绿色），理解与普通代数不一样的关系（黄色），记住逻辑代数的重要公式（红色）。公式A+BC=(A+B)(A+C)的真值表验证如下：ABCA+BC(A+B)(A+C)0000000100010000111110011101111101111111在逻辑变量A，B，C的全部8种逻辑组合中，左右两边完全一致，等式成立。2、常用逻辑公式序号公式21A+AB=A22A+A′B=A+B23AB+AB′=A24A(A+B)=A25AB+A′C+BC=AB+A′CAB+A′C+BCD=AB+A′C26A(AB)′=AB′;A′(AB)′=A′常用逻辑公式很容易用基本逻辑公式证明，冗余项公式证明如下：AB+A′C+BC=AB+A′C+(A+A′)BC=AB+A′C+ABC+A′BC=AB(1+C)+A′C(1+B)=AB+A′C冗余项公式应用灵活，注意掌握公式特点。AB+A′C+BC=AB+A′C。3、逻辑定理（1）代入定理逻辑公式中某一逻辑变量如果用一个表达式替换，等式依然成立。因为它们都只有0和1两种取值。如可将公式(AB)′=A′+B′中的B换成CD，有[A(CD)]′=A′+(CD)′=A′+C′+D′。（2）反演定理一个逻辑函数按照其运算的优先级顺序，如果把原变量变反变量，反变量变原变量，乘号变加号，加号变乘号，则可得到其反函数。如：Y=A(B+C)+CD，则：Y′=(A′+B′C′)(C′+D′)=A′C′+A′D′+B′C′（3）对偶定理一个逻辑式按照其运算的优先级顺序，如果把乘号变加号，加号变乘号，则得其对偶式。如果两个逻辑式的对偶式相等，则两个逻辑式相等。课堂探究：A⊕B⊕C=?

A⊙B⊙C=?三、逻辑函数复杂逻辑关系需要建立逻辑函数，逻辑函数是数字电路的关键环节。1、逻辑函数的建立（1）梳理逻辑条件与逻辑结果的变量数，分别以A、B、C以及Y、Z表示。（2）对逻辑变量进行赋值。一般按照正逻辑赋值。（3）列出真值表。真值表反映了逻辑条件各种逻辑组合下的逻辑结果。当某一逻辑结果发生时，对应的各个逻辑条件取值应同时满足，即彼此为与逻辑关系；当逻辑结果有多种情形发生时，彼此为或逻辑关系。真值表中逻辑条件的每一种逻辑组合称为一个最小项，以mi表示，下标i为该组合对应的二进制数的大小。（4）写出逻辑函数。逻辑函数等于真值表中逻辑结果为1的各个最小项之和。例：一名主裁判和两名副裁判共同裁定一个运动员的成绩是否有效，只有当主裁判同意且至少一名及以上副裁判也同意时运动员的成绩方才有效。主裁判A，副裁判B、C，运动员成绩Y。1表示裁判同意和成绩有效，0表示裁判不同意和成绩无效。真值表如下：ABCY00000010010001101000101111011111逻辑函数Y=AB′C+ABC′+ABC=m5+m6+m7=∑m(5,6,7)

2、逻辑函数的实现绘制逻辑电路图一般条件变量在左，结果变量在右，信号流从左至右。（1）先对有逻辑反的变量加上非门，再按表达式中的运算优先级依次实现。（2）T型连接打上连接点。十字相交不相连。逻辑电路图四、卡诺图化简逻辑函数1、卡诺图及其相邻性卡诺图就是真值表，只是最小项的顺序作了特殊安排，如有三、四个逻辑变量的空白卡诺图。卡诺图的相邻性表现为几何位置相邻的2个、4个、8个小方格可以合并分别消去1个、2个、3个逻辑变量。注意卡诺图也是一张可以上下左右卷曲闭合的空间表，因此首尾两行、首尾两列几何位置同样相邻。化简结果可以直接通过比较上下行、左右列，丢掉取值发生改变的逻辑变量写出。（1）相邻的2个小方格合并0001111000

011111101

1ABCD

Y=BC′D+AB′D′首尾两行（列）位置对称的2个小方格可以合并。（2）相邻的4个小方格合并00011110001

101111111101

1ABCD

Y=BD+B′D′四个顶角可以合并。

0001111000

01

111

1101

1ABCD

Y=AD′首尾两行（列）位置对称的4个小方格可以合并。（3）相邻的8个小方格合并00011110001

1011

1111111101111ABCD

Y=A+D′首尾两行（列）可以合并。2、卡诺图化简逻辑函数的步骤（1）确定逻辑变量数，画出空白卡诺图，直接正确填入逻辑函数。某一项占据的小方格由满足其变量取值的行列交叉部分组成，同时占据的小方格只填1次。（2）先圈无法合并的孤立项，再圈只有一种方式合并的唯一项，对于有两种及以上方式合并的小方格，能圈8个不圈4个，能圈4个不圈2个。一个小方格可以被重复圈，但一个卡诺圈至少应有一个小方格只圈了1次。最简结果或许不唯一。当对为0的小方格进行化简时可得到反函数。00011110001

01

11111

1110

11ABCD例：Y=A′B′C′D′+AB′C+BC+A′BDY=A′B′C′D′+A′BD+AC+BC3、含无关项的逻辑函数化简（1）无关项当某种逻辑组合实际上并不存在时称之为无关项，以符号x表示。有多个无关项时以约束方程描述。（2）含无关项的逻辑函数化简无关项可以任意视为0或1，视卡诺图的相邻性需要确定。例：Y=A′B′C′D+A′BCD+AB′C′D′，约束方程A′B′CD+A′BC′D+ABC′D′+AB′C′D+ABCD+ABCD′+AB′CD′=0。0001111000

1x01x111xxx101xxABCD4、逻辑函数形式转换（1）与非式卡诺图化简逻辑函数结果为与或式，实现逻辑关系需要用到与门、或门，如果使用其它门电路实现逻辑关系，则应改变逻辑函数的形式，常见有与非式、或非式。将与或式加两次反，展开第一次反可得与非式。如：

Y=AC+BC′=[(AC+BC′)′]′=[(AC)′

(BC′)′]′（2）或非式卡诺图先对反函数的最小项0进行化简，得到反函数的与或式；再求反函数的与非式并展开；最后对反函数求反得到原函数的或非式。如：Y=AC+BC′000111100000110111ABCY′=B′C′+A′C=[(B′C′)′

(A′C)′]′=(B+C)′+(A+C′)′Y=[(B+C)′+(A+C′)′]′第三章门电路一、CMOS非门1、电路结构与逻辑功能（1）电路结构NMOS、PMOS结构与数量对称，栅极相连为输入端，漏极相连为输出端。（2）逻辑功能VIVO0VDDVDD0逻辑电平VIL=0，VIH=VDD（典型值5V），电压关系表、真值表、逻辑函数如下：AY0110Y=A′，典型值1.8V。2、电压、电流传输特性（1）电压传输特性，沟道电阻分压决定输出。阈值电压VTH=0.5VDD（2）电流传输特性空载条件下，仅T1、T2同时导通时输出端有电流。3、输入噪声容限在逻辑关系不发生改变的前提下，容许输入信号VI偏离高低逻辑电平VIH、VIL的大小称为噪声容限，以VNH、VNL表示。噪声容限应在有载条件下分析，如下图所示。实测表明，VNH=VNL=0.3VDD4、静态输入特性、有载输出特性（1）静态输入特性符号法则：输入端和输出端电流流入为正，流出为负。输入端取逻辑电平VIH、VIL时，输入端的电流IIH、IIL理论值为0，实测漏电流约IIH=1uA，IIL=-1uA。如图所示：（2）有载输出特性有载条件下，输出端为VOH、VOL时的输出电流IOH、IOL如图所示：负载越大，负载电流越大，T1沟道电阻压降增加，输出高电平下降。负载灌入电流越大，T2沟道电阻压降增加，输出低电平上升。二、其它CMOS门电路1、或非门A、B任何一个为1，T1、T3至少一个断开，T2、T4至少一个导通，输出为低电平。Y=(A+B)′。2、与非门A、B任何一个为0，T1、T3至少一个导通，T2、T4至少一个断开，输出为高电平。Y=(AB)′。基本型改进型基本型与非门电路具有输出电阻变化范围大，导致输出端逻辑电平变化范围也大等缺点。3、OD门OD门为不完整与非门，其有载输出特性为：当VO为VOH时，IOH漏入TN，约5uA；当VO为VOL时，负载电流IOL灌入TN，灌入电流太大，输出低电平会上升。OD门输出端须外接VDD-RL电路，仍为与非逻辑关系，可直接并联形成与逻辑（线与），Y=Y1

Y2RL取值范围计算方法：（1）当VO=VOH时VDDVO按线与逻辑，各OD门输出均为1，OD门各输出端与负载门各输入端均有漏电流，VDD-RL电路提供的电流不能太小，即RL不能太大，否则VOH将下降。（VDD-VOHmin）/RLmax=nIOH+mIIH（m为负载门总端数）（2）当VO=VOL时VDDVO仅考虑只有一个OD门输出为0，负载电流全部灌入该门并符合要求，VDD-RL电路电流不能太大，即RL不能太小，否则VOL将上升。m（VDD-VOLmax）/RLmin+mIIL=IOLmax（3）RLmin<RL<RLmax4、传输门当C=1时，T1、T2导通，信号可双向传输。5、三态门当使能信号EN′=0时，电路实现正常逻辑Y=A′。当EN′=1时，T1、T2截止，Y为高阻。三态门常用于总线结构，如图所示：当某一数据Ai需要上传总线时，令其使能信号ENi=1，其余使能信号为0。三、TTL非门1、电路结构与逻辑功能（1）电路结构（2）逻辑功能VIVO03.630.2逻辑电平VIL=0，VIH=3V，电压关系表、真值表、逻辑函数如下：AY0110Y=A′VB1>1.4V，T1集电结、T2发射结导通；VB1>2.1V，T1集电结、T2与T5发射结导通，VB1是关键参数。2、电压传输特性AB段：VI<0.7V，VB1<1.4V，T1导通，T2、T5截止，VO=VCC-VBE4-VD2=3.6VBC段：0.7V<VI<1.4V，1.4V<VB1<2.1V，T1导通，T2放大，T5截止，VO=VCC-VR2-VBE4-VD2，线性下降。C点：VI=1.4V，VB1=2.1V，T1导通，T2、T5饱和，T4截止，VO=VCES5=0.2VDE段：VI>1.4V，VO=VCES5=0.2V阈值电压VTH=1.4V3、输入噪声容限TTL非门的噪声容限与CMOS非门相似，实测表明，VNH=VNL=0.4V。4、静态输入特性、有载输出特性符号法则：输入端和输出端电流流入为正，流出为负。（1）静态输入特性输入端取逻辑电平VIH、VIL时，输入端的电流约IIH=40uA，IIL=-1mA。如图所示：当输入端取低电平时，T2、T5截止，电源电流流向T1，IIL为VCC-R1-T1-VI电路电流，IIL=(VCC-VBE1-VI)/R1。当输入端取高电平时，T2、T5导通，电源电流流向T2、T5，IIH为T1发射结反偏电流。（2）有载输出特性有载条件下，输出端为VOH、VOL时的输出电流IOH、IOL如图所示：负载越大，负载电流越大，R2压降增加，输出高电平下降。负载灌入电流越大，T5逐渐退出饱和状态，输出低电平上升。5、扇出系数扇出系数是指TTL非门能够驱动相同非门的个数，用N表示。如图：（1）当VO=VOH时驱动门G1因功耗限制只允许输出电流IOHmax=0.4mA，负载门G2等输入端流入电流IIH=40uAN1=IOHmax/IIH=10（2）当VO=VOL时驱动门G1允许灌入电流IOLmax=16mA，负载门G2等输入端流出电流IIL=1mAN2=IOLmax/IIL=16（3）N=min(N1,N2)=10四、其它TTL门电路1、与非门A、B任何一个为0，VB1=0.7V，T2、T5断开，输出为高电平。Y=(AB)′。2、或非门A、B任何一个为1，T2、T2′至少一个导通，T5饱和，输出为低电平。Y=(A+B)′。3、异或门A、B互异时，T6截止，T4、T5之一导通，VB7=1V，T7截止，T9截止，输出为高电平。A、B相同时，T6、T7之一导通，T9饱和，输出为低电平。Y=A⊕B。4、OC门OC门为不完整与非门，其有载输出特性为：当VO为VOH时，IOH漏入T5，约200uA；当VO为VOL时，负载电流IOL灌入T5，灌入电流太大，输出低电平会上升。OC门输出端须外接VCC-RL电路，仍为与非逻辑关系，可直接并联形成与逻辑（线与），Y=Y1

Y2RL取值范围计算方法：（1）当VO=VOH时按线与逻辑，各OC门输出均为1，OC门各输出端与负载门各输入端均有漏电流，VCC-RL电路提供的电流不能太小，即RL不能太大，否则VOH将下降。VCC（VCC-VOHmin）/RLmax=nIOH+mIIH（m为负载门总端数）（2）当VO=VOL时VCC仅考虑只有一个OC门输出为0，负载电流全部灌入该门并符合要求，VCC-RL电路电流不能太大，即RL不能太小，否则VOL将上升。（VDD-VOLmax）/RLmin+m′IIL=IOLmax（3）RLmin<RL<RLmax（m′为负载门的总数）5、三态门当使能信号EN′=0时，电路实现正常逻辑Y=(AB)′。当EN′=1时，T4、T5截止，Y为高阻。三态门常用于总线结构，如图所示：当某一数据Ai需要上传总线时，令其使能信号ENi=1，其余使能信号为0。第4章组合逻辑电路一、组合逻辑电路特点1、组成结构完全由门电路组成，没有记忆元件。2、逻辑功能输出完全由输入决定，与之前的情形无关。如下图所示：组合逻辑电路组合逻辑电路的框图二、组合逻辑电路分析逻辑电路分析须按步骤进行：1、弄清楚输入变量、输出变量的个数及其性质；2、按照信号流向逐级写出逻辑函数式；3、列出真值表；4、文字总结电路逻辑功能。组合逻辑电路分析实例：如图1、A、B、C为二进制信息；2、Y=A′B′C′+A′BC+AB′C+ABC′；3、真值表ABCY000100100100011110001011110111104、电路具有奇偶检测功能：当1的个数为偶数时输出为1，否则为0。三、常用组合逻辑电路1、编码器编码器对信息进行二进制编码，注意以下两个基本问题：（1）输入信息数与输出二进制编码位数之间的关系为2N-N；（2）可以对信息取1进行编码，也可以对信息取0进行编码，分别表示1或0有效。

8线-3线普通编码器对信号取1进行

编码，现实约束条件是每次有且仅

有1个信号到达，真值表如下：I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111按照或逻辑关系，逻辑函数为：Y2=I4+I5+I6+I7Y1=I2+I3+I6+I7Y0=I1+I3+I5+I7逻辑电路与逻辑符号为：

8线-3线优先编码器对信号取0进

行编码，约定信号从I7′到I0′编码

优先权依次降低，真值表如下：I0´I1´I2´I3´I4´I5´I6´I7´Y2´Y1´Y0´×××××××0000××××××01001×××××011010××××0111011×××01111100××011111101×011111111001111111111集成电路74HC148实现上述功能时输入端增加了使能信号S′，输出端增加了指示信号YS′、YEX′，其真值表为：S´I0´I1´I2´I3´I4´I5´I6´I7´Y2´Y1´Y0´YS´YEX´1××××××××11111011111111111010×××××××0000100××××××01001100×××××011010100××××0111011100×××01111100100××011111101100×01111111101000111111111110使能信号S′低电位有效，指示信号YS′、YEX′功能为：状态11不工作01工作，但无输入10工作，且有输入00不可能出现74HC148逻辑电路与逻辑符号为：注意：低电位有效的端子必须带圈，变量必须带反。2、译码器译码器将二进制代码所代表的信息译码至指定输出端，注意以下两个基本问题：（1）输入二进制代码位数与译码输出端数之间的关系为N-2N；（2）信息译码输出可以取1有效，也可以取0有效。

3线-8线高电平译码器真值表为：输入输出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000二极管实现电路与逻辑符号为：

3线-8线低电平译码器真值表为：A2A1A0Y0´Y1´Y2´Y3´Y4´Y5´Y6´Y7´0000111111100110111111010110111110111110111110011110111101111110111101111110111111111110集成电路74HC138实现上述功能时输入端增加了使能信号S1、S2′、S3′，其真值表为：S1´S2´+S3´A2A1A0Y0´Y1´Y2´Y3´Y4´Y5´Y6´Y7´0××××11111111×1×××111111111000001111111100011011111110010110111111001111101111101001111011110101111110111011011111101101111111111074HC138的逻辑电路与逻辑符号为：同时满足S1=1、S2′=0、S3′=0电路才能正常工作。从74HC138的真值表可以看出，如果令A2、A1、A0为任意逻辑变量A、B、C，则Y0′~Y7′即最小项的反m0′~m7′，也就是Yi′=mi′。由于任一逻辑函数始终可以展开为若干最小项之和的形式，也可以变成与非式，因此3线-8线译码器加上与非门能够实现任何一个逻辑变量数不超过3个的组合逻辑函数。74HC138还可以用作数据分配器。数据分配器是指输入数据在地址码的控制之下，能够被分配至指定数据输出端，如图所示：1路-4路数据分配器74HC138用作数据分配器线路如下：1路-8路数据分配器当A2A1A0取000~111时，数据D依次被分配至Y0-Y7端。

显示译码是指将BCD码所代表十

进制数码译出并显示在数码管上首先，数码管分为共阴极和共阳极两种，如下图所示：共阴极数码管高电平点亮，共阳极数码管低电平点亮。但数码管的亮度由其正向电流决定，一般控制在10mA左右。其次，共阴极和共阳极数码管显示译码驱动芯片不同。74LS48驱动共阴极数码管，其真值表如下：数字A3A2A1A0YaYbYcYdYeYfYg000001111110100010110000200101101101300111111001401000110011501011011011601100011111701111110000810001111111910011110011伪码101000011011011001100111000100011110110010111110000111111110000000显示结果如下：74LS48逻辑电路与逻辑符号为：74LS48控制信号功能：信号名称有效信号控制功能试灯输入信号LT′0数码管7段全亮，测试数码管好坏。灭零输入信号RBI′0当A3A2A1A0=0000，若RBI′=0，则结果0不会显示。当整数最高位和小数最低位为0时需要灭零。灭零输出信号RBO′0当数码管灭零时，输出低电平指示信号RBO′=0。灭灯输入信号BI′0当数码管未处于灭零时，输入BI′=0，数码管灭灯。多位数码管静态显示与灭零控制电路：整数末位、小数首位不能灭零。3、数据选择器数据选择器是在地址码的控制下，输出端与对应数据端连通。注意以下两个基本问题：（1）地址码的位数与数据端的个数之间的关系为N-2N；（2）数据可以原码输出，也可以反码输出。八选一数据选择器74HC151输入端数据D0-D7，地址变量A2-A0，地址码从000~111分别选中数据D0~D7与输出端Y连通，因此其逻辑函数为：Y=A2′A1′A0′

D0+A2′A1′A0

D1+A2′A1A0′

D2+A2′A1A0

D3+A2A1′A0′

D4+A2A1′A0

D5+A2A1A0′

D6+A2A1A0

D774HC151逻辑符号与逻辑电路如下：74HC151使能信号S′=0有效，数据可以原码、反码输出。观察八选一数据选择器逻辑函数，如果令A2、A1、A0为任意逻辑变量A、B、C，则74HC151加上门电路能实现任一变量数不超过4个的组合逻辑函数。4、加法器

半加器半加器实现两个一位二进制数A、B相加，产生和S、进位CO。真值表、逻辑函数为：ABSCO0000011010101101逻辑电路与逻辑符号为：

全加器全加器实现两个一位二进制数A、B以及低位进位CI相加，产生和S、高位进位CO。真值表、逻辑函数为：ABCISCO0000000110010100110110010101011100111111填入卡诺图求或非式如下：逻辑电路与逻辑符号为：多位全加器组成串行进位加法器：四位二进制数A3A2A1A0与B3B2B1B0相加，产生和S3S2S1S0、进位CO，从低位到高位依次相加。电路简单，速度较慢。5、数值比较器如果比较四位二进制数A=A3A2A1A0与B=B3B2B1B0的大小，应从高位到低位依次进行。比如当A3=0且B3=1（与逻辑A3′B3）时A<B，又有若A3=B3且A2=0、B2=1时仍然A<B（与逻辑(A3⊙B3)A2′B2，同第一种情形为或逻辑），如此类推。因此有关逻辑函数为：四、集成电路的级联对相同集成电路进行级联可以构成更多位数的二进制信息处理电路。集成电路的级联应注意以下两个问题：（1）两个集成电路进行级联，总的输入端数、输出端数与目标处理电路的要求是否一致？少了直接添加，多了需要使用与门、或门等门电路合并；（2）两个级联集成电路的工作模式为一片工作另一片停止，因此二者的使能信号相反，真值表中首列输入信号取值刚好前后半段相反，常常用作使能信号。1、两片优先编码器74HC148的级联（1）设第一片148编码优先权高于第二片，始终满足其使能要求，指示信号YS′（工作但无输入）作为第二片148的使能信号；（2）输入端设为A15′~A0′，考虑到不工作输出为1，输出端使用与门合并，补充编码高位由第一片148的YEX′信号提供，完善整个16线-4线优先编码器的指示信号YS′、YEX′，如下图：2、两片译码器74HC138的级联（1）设真值表的前半段第一片138工作，后半段第二片138工作，选真值表首列信号D3作为第一片使能信号S2′、S3′，以及第二片使能信号S1；（2）输出端设为Z0′~Z15′，完善其他使能信号，如下图：3、四选一数据选择器的级联（1）输入数据端设为D0~D7，补充地址端A3，设真值表的前半段第一个四选一工作，后半段第二个四选一工作，A3、A3′分别作为两个四选一的使能信号；（2）考虑到不工作输出为0，两个四选一的输出用或门合并。如下图：74HC153为双四选一五、组合逻辑电路设计1、组合逻辑电路设计方法（SSI实现）（1）弄清楚输入变量、输出变量的个数，输入变量用A、B、C等表示，输出变量用Y、Z等表示，并进行逻辑赋值，一般使用正逻辑；（2）画出真值表；（3）运用卡诺图化简逻辑函数，依据器件要求改写逻辑函数形式；（4）对有反的逻辑变量输入端加上非门，从左至右按照信号流向、按照逻辑函数运算的优先级依次绘制电路图；（5）相交且相连的地方打上连接点。例：设计一个三开关控制一个灯的逻辑电路，要求任何一个开关的开、关动作灯都能使灯由灭到亮、由亮到灭。用与非门实现。（1）电路三个开关即三个输入变量A、B、C，一个灯即一个输出变量Y。令取值1表示开关开，也表示灯亮，取值0则表示开关关，也表示灯灭。（2）真值表ABCY00000011010101101001101011001111（3）逻辑函数无法化简，写成与非式Y=[(A′B′C)′

(A′BC′)′

(AB′C′)′

(ABC)′]′（4）逻辑电路图2、组合逻辑电路设计方法（MSI实现）（1）弄清楚输入变量、输出变量的个数，输入变量用A、B、C等表示，输出变量用Y、Z等表示，并进行逻辑赋值，一般使用正逻辑；（2）画出真值表；（3）写出逻辑函数最小项之和形式，并与器件逻辑函数进行比较，得出有关端子的具体信号形式；（4）绘制MSI器件方框图，对有反的逻辑变量输入端加上非门，依次画出MSI器件各端信号电路；（5）相交且相连的地方打上连接点，添加MSI器件使能信号。例：设计一个三人表决电路，有两种表决模式，一种是表决一般问题，这种模式下，多数同意为通过；另一种是表决重要问题，此种模式下必须一致同意才能通过。用八选一数据选择器实现。（1）三个表决人即三个输入变量A、B、C，表决模式控制是另一个输入变量M，表决结果即输出变量Y。令取值1表示同意，也表示全部同意表决模式和表决通过，取值0则表示不同意，也表示多数同意表决模式和表决不通过。（2）真值表MABCY00000000100010000111010000101101101011111000010010101001011011000110101110011111（3）逻辑函数Y=A′BC

M′+AB′C

M′+ABC′

M′+ABC

M′+ABC

M=A′BC

M′+AB′C

M′+ABC′

M′+ABC1比较八选一数据选择器逻辑函数Y=A2′A1′A0′

D0+A2′A1′A0

D1+A2′A1A0′

D2+A2′A1A0

D3+A2A1′A0′

D4+A2A1′A0

D5+A2A1A0′

D6+A2A1A0

D7若令A2=A，A1=B，A0=C，则D0=D1=D2=D4=0，D3=D5=D6=M′，D7=1（4）逻辑电路图六、面向复杂工程问题逻辑电路设计，逻辑设计只是基础，电路设计还应综合考虑工程实际。第五章存储器一、存储器件计算机的工作原理是“存储程序，执行程序”，信息存储器件是数字电路的一种。存储器件由存储单元组成。1、存储单元能够存储0或1，存储单元须有0态或1态。2、清0信号、置1信号可使存储单元进入0态和1态，信号消失后存储单元须保持状态不变。二、存储单元——触发器1、SR锁存器（与非门结构）（1）电路图与逻辑符号输入变量带反：低电位有效，逻辑符号对应带圈（2）0态：Q=0，Q′=1；1态：Q=1，Q′=0。（3）清0信号：S′=1，R′=0

置1信号：S′=0，R′=1

保持信号：S′=1，R′=1（4）当清0和置1有效信号同时到达，即S′=0，R′=0时，Q=1，Q′=1，锁存器处于非0非1态。当要避免这种情形时，约束条件为S′、R′至少一个为1，即S′+R′=1。（5）信号到达之前的状态称为初态Q，信号到达后的状态称为次态Q*。当清0和置1有效信号同时到达，即S′=0，R′=0，状态Q=1，Q′=1；若二者同时消失，即S′=1，R′=1，次态不定；但二者若先后消失次态可定，比如清0信号先消失、置1信号后消失，即S′=0，R′=1，次态则由后消失的置1信号决定，也就是Q*=1，Q*′=0。（6）时序图画法ⅰ各信号纵轴对齐，计时起点一致；ⅱ沿时间顺序当S、R信号任一发生改变时，标记出各改变时刻t；ⅲ计时开始的原始状态默认为0，按照信号特点画出各时段次态波形。例：（7）特性方程Q*=S+R′Q约束条件：SR=0（8）特点ⅰ由于SR锁存器的状态随时跟着输入信号的改变而改变，倘若输入信号中混入干扰信号，干扰信号也将改写锁存器的状态，因此抗干扰性能不强。后续触发器正是围绕着提高抗干扰性能而改进。ⅱ清0与置1有效信号同时达到又同时消失次态不定。2、电平触发器（1）电路图与逻辑符号输入变量为原变量：高电位有效（2）时序ⅰ当脉冲CLK=0时，Q*=Q;ⅱ当脉冲CLK=1时， Q*由输入信号确定：清0信号S=0，R=1，置1信号S=1，R=0，保持信号S=0，R=0；ⅲ当CLK=1时，若清0与置1有效信号同时到达，即S=1，R=1，触发器处于非0非1态，Q*=1，Q*′=1。清0与置1信号同时消失次态不定，先后消失由后消失的信号决定次态。（3）时序图画法ⅰ各信号纵轴对齐，计时起点一致；ⅱ按CLK=0和CLK=1画出各个大时段，再对各个CLK=1时段按S、R信号任一发生改变画出各个小时段，标记出各个t时刻；ⅲ计时开始的原始状态默认为0，按照时序特点画出各时段次态波形。例：（4）特点ⅰ虽然CLK=0期间封锁了输入端，此间干扰信号被屏蔽，但在CLK=1期间输入端打开，干扰信号仍能起作用。ⅱCLK=1期间清0与置1有效信号同时达到又同时消失次态不定。3、脉冲触发器

脉冲SR触发器（1）电路图与逻辑符号（2）时序ⅰ当CLK=0时，主触发器封锁，从触发器打开，Q*=Q；ⅱ当CLK=1时，主触发器打开，从触发器封锁，Q*=Q；ⅲ当CLK从1→0时，主触发器即将封锁，在CLK=1期间其状态随着S、R的变化而变化，CLK从1→0时刻的最后状态改写即将打开的从触发器状态。若CLK=1期间S、R取值不变，次态有如下简化关系：再若满足S、R至少1个为0的约束条件，次态方程为Q*=S+R′Q。（3）时序图画法ⅰ各信号纵轴对齐，计时起点一致；ⅱ对CLK从1→0的各个下降沿标记出各个t时刻；ⅲ对CLK=1时段按S、R信号的变化过程分析主触发器状态的变化过程，弄清楚其最后的状态，该状态决定CLK从1→0时从触发器的状态，即次态Q*；ⅳ计时开始的原始状态默认为0，按照时序特点画出各时段次态波形。例：（4）特点ⅰ触发器的状态只能在脉冲CLK的下降沿这一时刻改变；ⅱ脉冲CLK=1期间，干扰信号能够进入主触发器并且改变其状态，进而改变从触发器的状态；ⅲ脉冲CLK=1期间，清0与置1有效信号同时达到又同时消失次态不定。

脉冲JK触发器（1）电路图与逻辑符号（2）时序ⅰ当CLK=0时，主触发器封锁，从触发器打开，Q*=Q；ⅱ当CLK=1时，主触发器打开，从触发器封锁，Q*=Q；ⅲ当CLK从1→0时，主触发器即将封锁，在CLK=1期间其状态随着S=JQ′、R=KQ的变化而变化，CLK从1→0时刻的最后状态改写即将打开的从触发器状态。若CLK=1期间J、K取值不变，次态有如下简化关系：次态方程为：Q*=JQ′+K′Q（3）时序图画法ⅰ各信号纵轴对齐，计时起点一致；ⅱ对CLK从1→0的各个下降沿标记出各个t时刻；ⅲ对CLK=1时段按S=JQ′、R=KQ信号的变化过程分析主触发器状态的变化过程，弄清楚其最后的状态，该状态决定CLK从1→0时从触发器的状态，即次态Q*；ⅳ计时开始的原始状态默认为0，按照时序特点画出各时段次态波形。例：（4）特点ⅰ触发器的状态只能在脉冲CLK的下降沿这一时刻改变；ⅱ脉冲CLK=1期间，干扰信号能够进入主触发器并且改变其状态，进而改变从触发器的状态；ⅲ脉冲CLK=1期间，清0与置1有效信号同时达到又同时消失次态确定。4、边沿触发器

上升沿D触发器（1）电路图与逻辑符号（2）时序ⅰ当CLK=0时，Q*=Q；ⅱ当CLK从0→1时，Q*=D；ⅲ当CLK=1时，Q*=Q；CLKDQQ*功能说明×××Q保持↑0×0置0↑1×1置1特性表：特性方程：Q*=D（3）时序图画法ⅰ各信号纵轴对齐，计时起点一致；ⅱ对CLK从0→1的各个上升沿标记出各个t时刻；ⅲ计时开始的原始状态默认为0，按照时序特点画出各时段次态波形。（4）特点ⅰ上升沿D触发器的状态只在CLK上升沿时刻改变，并由此刻D的取值唯一决定；ⅱ干扰信号不能改写触发器的状态，抗干扰能力强。

上升沿JK触发器（1）电路图与逻辑符号（2）时序ⅰ当CLK=0时，Q*=Q；ⅱ当CLK从0→1时，Q*=JQ′+K′Q；ⅲ当CLK=1时，Q*=Q；特性表：JKQQ*00000011010001101001101111011110特性方程：Q*=JQ′+K′Q（3）时序图画法ⅰ各信号纵轴对齐，计时起点一致；ⅱ对CLK从0→1的各个上升沿标记出各个t时刻；ⅲ计时开始的原始状态默认为0，按照时序特点画出各时段次态波形。（4）特点ⅰ上升沿JK触发器的状态只在CLK上升沿时刻改变，并由此刻J、K的取值唯一决定；ⅱ干扰信号不能改写触发器的状态，抗干扰能力强。关于边沿触发器：

边沿触发器以电路结构的复杂换取功能的简单，其状态唯一由CLK上升沿或下降沿时刻的输入信号决定，具有准确的特性方程。

边沿触发器是时序逻辑电路的基本组成单元。

边沿触发器种类较多，不同种类的触发器可以相互转换，转换关系通过对比特性方程确定。第六章时序逻辑电路一、时序逻辑电路特点1、组成结构由触发器和门电路组成，同步时序逻辑电路各个触发器触发脉冲一致，状态同时翻转。2、电路状态各个触发器的状态组合称为电路状态，N个触发器电路状态有2N种。3、逻辑功能电路初态和输入变量共同决定电路次态和输出，通过状态封闭循环实现逻辑功能。如图所示：二、同步时序逻辑电路分析逻辑电路分析须按步骤进行：1、弄清楚有无输入与输出变量，注意脉冲信号CLK不是输入信号，它仅决定触发器状态的翻转时刻；2、写出各个触发器的激励方程；3、写出各个触发器的次态方程，以及电路的输出方程；4、一般从右至左将触发器状态并列加圈表示为电路状态，画出电路状态循环图。常常从0态开始，所有电路状态均必须计算；5、文字总结电路功能。同步时序逻辑电路分析实例：如图1、电路没有输入变量，输出变量为Y；2、各个触发器激励方程为：J2=Q1Q0，K2=Q2J1=K1=Q0J0=K0=Q2′3、各个触发器次态方程为：Q2*=Q2′Q1Q0Q1*=Q1⊕Q0Q0*=Q2⊙Q04、电路状态循环图：5、电路为五进制计数器，具有自启动功能。关于计数器：ⅰ对触发脉冲的个数进行计数；ⅱ计数原理——若干个电路状态循环一周给出一个进位脉冲；ⅲ计数制即计数容量，等于参与循环的状态数。关于自启动：ⅰ参与循环的电路状态称为有效状态，没有利用的状态称为无效状态；ⅱ当电路处于无效状态时，经过若干脉冲能够进入有效循环，称电路能够自启动。否则为无法自启动；ⅲ时序逻辑电路的分析与设计都必须说明电路能否自启动。三、常用同步时序逻辑集成电路1、移位寄存器（1）电路结构（2）电路功能ⅰ触发器激励方程D3=Q2；D2=Q1；D1=Q0；D0=DI；ⅱ触发器次态方程Q3*=Q2；Q2*=Q1；Q1*=Q0；Q0*=DI；ⅲ电路状态循环表CLKDIQ3Q2Q1Q0000000110001210011300110411101501010600100701000800000ⅳ电路功能数据DI=1101，经过4个脉冲，逐位依次向右移位存入Q3Q2Q1Q0，可并行输出或再经过4个脉冲串行移出。2、计数器十六进制加法计数器（1）电路结构（2）触发器激励方程T3=Q2Q1Q0T2=Q1Q0T1=Q0T0=1（3）触发器次态方程和输出方程Q3*=Q3⊕(Q2Q1Q0)Q2*=Q2⊕(Q1Q0)Q1*=Q1⊕Q0Q0*=Q0′C=Q3Q2Q1Q0（4）电路状态循环图（5）电路功能同步十六进制加法计数器，下降沿有效。关于加法计数器：加法计数器是指电路状态的循环顺序具有状态逐渐加1的特点，电路本身并未作二进制加法运算。同步十六进制加法计数器74LS161增加了预置数功能，电路结构、功能表以及逻辑符号如下：CLKRD´LD´EPET工作状态×0×××异步置零↑10××同步置数×1101保持×11×0保持（但C=0）↑1111计数阅读复杂电路图应当按信号化繁为简：ⅰ首先看各个触发器的触发脉冲是否一致，上升沿有效还是下降沿有效；ⅱ其次看异步清零信号高电平有效还是低电平有效；ⅲ输入端有多种控制信号一定是一种控制信号单独作用。当LD′=0时，或门G16-G19失去对J、K的控制，与非门G8-G15使JK触发器变成D触发器，下一个脉冲到达数据存入，数据存入与脉冲同步。当LD′=1时，与非门G8-G15失去对J、K的控制，若EP=ET=1，或门G16-G19使JK触发器的激励方程如前所述，电路为十六进制加法计数器。如果EP、ET任何一个为0，电路因各个触发器J=K=0处于保持状态。ⅳ熟练掌握使用逻辑框图符号表示集成电路，一般输入信号在左，输出信号在右，引脚符号必须与有效信号类型相对应，框图大小合适即可。十六进制减法计数器（1）电路结构（2）触发器激励方程T3=Q2′Q1′Q0′T2=Q1′Q0′T1=Q0′T0=1（3）触发器次态方程和输出方程Q3*=Q3⊕(Q2′Q1′Q0′)Q2*=Q2⊕(Q1′Q0′)Q1*=Q1⊕Q0′Q0*=Q0′B=Q3′Q2′Q1′Q0′（4）电路状态循环图（5）电路功能同步十六进制减法计数器，下降沿有效。关于减法计数器：减法计数器是指电路状态的循环顺序具有逐渐减1的特点，电路本身并未作二进制减法运算。双时钟同步十六进制计数器74LS193（1）电路结构（2）电路功能CLKUCLKDRDLD´工作状态××1×异步置零××00异步置数↑101加法计数1↑01减法计数注意：异步清零高电位有效；预置数立刻生效；计数脉冲分别从CLKU、CLKD进入完成加法计数与减法计数，进位与借位信号低电平有效。（3）电路逻辑符号十进制加法计数器（1）电路结构（2）触发器激励方程T3=Q2Q1Q0+Q3Q0T2=Q1Q0T1=Q3′Q0T0=1（3）触发器次态方程和输出方程Q3*=Q3⊕(Q2Q1Q0+Q3Q0)Q2*=Q2⊕(Q1Q0)Q1*=Q1⊕(Q3′Q0)Q0*=Q0′C=Q3Q0（4）电路状态循环图（5）电路功能同步十进制加法计数器，下降沿有效，能自启动。同步十进制加法计数器74LS160增加了预置数功能，电路结构、功能表以及逻辑符号如下：CLKRD´LD´EPET工作状态×0×××异步置零↑10××同步置数×1101保持×11×0保持（但C=0）↑1111计数74LS161、74LS160的引脚分布和逻辑符号一致，功能表相似，只有计数制的区别。十进制减法计数器（1）电路结构（2）触发器激励方程T3=Q2′Q1′Q0′T2=Q1′Q0′

(Q3+Q2+Q1)T1=Q0′

(Q3+Q2+Q1)T0=1（3）触发器次态方程和输出方程Q3*=Q3⊕(Q2′Q1′Q0′)Q2*=Q2⊕(Q1′Q0′

(Q3+Q2+Q1))Q1*=Q1⊕(Q0′

(Q3+Q2+Q1))Q0*=Q0′B=Q3′Q2′Q1′Q0′（4）电路状态循环图（5）电路功能同步十进制加法计数器，下降沿有效，能自启动。双时钟同步十进制计数器74LS192与双时钟同步十六进制计数器74LS193功能表相似，只有计数制的区别。任意进制计数器的构建构建任意进制计数器通常以十进制计数器74LS160、74LS192为基础，运用其异步清零功能，同步或异步置数功能，应注意以下三个问题：ⅰ构建大于十的计数制首先须对十进制计数器进行级联；ⅱ使用异步功能由最后一个脉冲到达后的电路状态产生异步信号，使用同步功能由倒数第二个脉冲到达后的电路状态产生同步信号；ⅲ进位信号由倒数第二个脉冲到达后的电路状态产生，有一个脉宽。（1）计数器的级联两片十进制计数器可以级联为百进制计数器，三片十进制计数器可以级联为千进制计数器，以此类推。并行进位法74LS160并行进位法级联，是将计数脉冲同时给予各片，上片的进位作为下片的使能。上片计了9个数，进位C=1，下片使能，当第10个脉冲到达下片计一个数。如图：74LS160串行进位法级联，是各片同时使能，但仅将计数脉冲给予首片，上片进位取反作为下片计数脉冲。上片计了9个数，进位C=1，下片计数脉冲为下降沿不能计数，当第10个脉冲到达上片C=0，下片计数脉冲为上升沿计一个数。如图：串行进位法74LS192因进位脉冲低电平有效，所以直接使用串行进位法进行级联，如图：（2）任意进制计数器的构建方法ⅰ明确计数器初态，一般取0态，选择清零或置数方法，画出状态循环图。比如构建六进制计数器，以0为初态，清零法、置数法的状态循环图分别为：异步清零法状态循环图同步置数法状态循环图ⅱ由状态循环图的最后状态中的全部1经与非门产生低电平的清零或置数信号，经与门则产生高电平信号。对于六进制计数器，异步清零信号RD′=(Q2Q1)′，预置数信号LD′=(Q2Q0)′ⅲ清零法由状态循环图的倒数第二状态中的全部1经与门产生高电平的进位信号，置数法仍由最后状态产生（二者均为倒数第二个脉冲到达后的电路状态）。若使用与非门，则进位信号低电平有效。对于六进制计数器，进位信号C=Q2Q0ⅳ画出电路图，器件使能。六进制计数器电路图如下：异步清零电路同步置数电路同理，可得二十五进制计数器电路图如下：异步清零电路同步置数电路3、序列信号发生器序列信号发生器可重复产生指定长度的任一串行数据，电路的实现应注意以下两个问题：ⅰ串行数据的长度为N，则一定需要一个N进制计数器，N进制计数器可按前述方式构建。输出变量1个，N个状态对应输出所需数据，N个状态循环重复产生串行数据序列。ⅱ输出变量与N进制计数器状态变量之间为组合逻辑关系，实现方式多样，尽量选择MSI电路实现。如8位序列10101111发生器，若选择计数器74LS161，因相当于两个八进制计数器而无需改动，输出可选