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文档简介

项目七：锁相环芯片设计

介绍1

锁相环（PhaseLockedLoop,PLL)）是一种把输出相位和输入相位相比较以稳定输出信号频率的负反馈控制系统，可广泛用于频率合成、数字电路时钟边沿同步、时钟恢复电路等领域。3锁相环分类：模拟锁相环；数模混合锁相环；全数字锁相环。4项目七教什么知识重点：1.锁相环的原理2.锁相环的基本版图结构3.较大规模模拟电路版图设计流程知识难点：1.较大规模版图设计的验证排错方法5项目七怎么学推荐学习方法——三结合法：1.电路与版图相结合2.规划和操作相结合3.

子模块与总芯片相结合必须掌握的技能：1.较大规模模拟电路版图设计思想和流程6项目七有哪些任务任务内容：任务7.1锁相环原理及顶层结构设计任务7.2锁相环电路设计与仿真任务7.3锁相环版图设计与验证

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