集成电路EDA开发与应用：集成电路版图设计 课件 项目七 锁相环芯片设计

项目七：锁相环芯片设计

介绍1

锁相环（PhaseLockedLoop,PLL)）是一种把输出相位和输入相位相比较以稳定输出信号频率的负反馈控制系统，可广泛用于频率合成、数字电路时钟边沿同步、时钟恢复电路等领域。3锁相环分类：模拟锁相环；数模混合锁相环；全数字锁相环。4项目七教什么知识重点：1.锁相环的原理2.锁相环的基本版图结构3.较大规模模拟电路版图设计流程知识难点：1.较大规模版图设计的验证排错方法5项目七怎么学推荐学习方法——三结合法：1.电路与版图相结合2.规划和操作相结合3.

子模块与总芯片相结合必须掌握的技能：1.较大规模模拟电路版图设计思想和流程6项目七有哪些任务任务内容：任务7.1锁相环原理及顶层结构设计任务7.2锁相环电路设计与仿真任务7.3锁相环版图设计与验证ADF4368锁相环芯片介绍7

锁相环作用是让两个信号的“节奏”完全同步，比如让一个电路的输出信号和输入信号的频率、相位对齐。以生活中常见的应用举例，FM收音机调台时PLL帮你锁定电台频率，避免跑调；在4G/5G通信中，手机信号处理PLL生成精确的频率用于数据传输；在电脑主板上，时钟同步的PLL为CPU、内存等部件提供稳定的时钟信号，比如3.2GHz。9ADF4368锁相环芯片介绍：

ADF4368是一款集成电压控制振荡器(VoltageControlledOscillator，VCO)的高性能、超低抖动、整数N分频和小数N分频锁相环，可生成800MHz至12.8GHz范围内的任意频率，非常适合频率转换应用。10ADF4368的系统框图锁相环电路核心部分见红色标注通过分频器控制VCO产生目标频率锁相环芯片核心参数指标11

锁相环的核心参数指标及ADI公司的芯片ADF4368的指标数值范围介绍如下：输出频率频率范围，Outputfrequencyrange：800MHzto12.8GHz；参考输入频率，referenceinputfrequency：4GHz；③归一化带内相位本底噪声，Normalizedin-bandphasenoisefloor：

−239dBc/Hz，整数模式integer；

−237dBc/Hz，小数模式fractionalmode；④输入参考到输出的延时指标，Referencetooutputdelayspecifications：可调步进值Adjustmentstepsize:<1ps。锁相环工作原理14模拟电荷泵锁相环的核心结构如下：1、锁相环结构由相位比较器和电压控制振荡器两部分组成。模拟电荷泵锁相环的核心结构如下：2、信号输出通过反馈电路与输入信号在相位比较器进行比较，输出误差电压，误差电压驱动VCO调整输出频率；模拟电荷泵锁相环的核心结构如下：3、当VCO频率逐渐逼近输入信号时，系统进入锁定状态，通过闭环反馈持续微调相位，最终使输出信号与输入信号的频率、相位完全同步，实现动态跟踪与稳定输出。锁相环的工作过程分捕获与锁定两个阶段。

在捕获阶段，输入信号CLK_IN与VCO的输出信号CLK_OUT频率差较大，导致相位比较器的输出误差电压大，它调节VCO快速缩小两个信号的频率差，使两者进入可同步范围。当VCO频率接近输入信号后，PLL进入相位精确对齐的稳定状态，通过闭环反馈持续微调以维持同步，从而进入锁定阶段。芯片的自顶向下设计方法19大规模芯片设计一般采用自顶向下设计方法。

从整体目标出发逐步细化模块，通过层次化分解将复杂问题转化为可管理的子任务。

核心思想是:整体优先抽象分层迭代验证1、整体优先

整体优先是先定义系统的顶层功能和接口，再逐层向下分解为子模块；2、抽象分层

抽象分层是每层仅关注当前级别的功能，隐藏下层细节；3、迭代验证

迭代验证是每层设计完成后通过仿真/测试验证，确保与上层需求匹配。；锁相环各模块的输入输出

接口列表24模拟锁相环的结构示意框图根据锁相环的结构及信号连接关系，各模块的输入输出接口列表设计见下表。PFD模块IO接口列表序号端口名类型输入/输出说明1vdd供电电源1.8V2vss供电地0V3CLKREF时钟信号输入参考时钟4CLKFB时钟信号输入反馈时钟5ACK使能信号输入系统使能6EN使能信号输入模块使能7UP数字信号输出上拉电流控制8UPB数字信号输出上拉电流控制反相9DN数字信号输出下拉电流控制10DNB数字信号输出下拉电流控制反相PFD模块IO接口列表中的CLKREF对应锁相环结构框图的CLK_IN，CLKFB对应锁相环输出时钟反馈信号。根据锁相环的结构及信号连接关系，各模块的输入输出接口列表设计见下表。电荷泵（CP）模块IO接口列表中的UP/UPB和DN/DNB，分别是电荷泵的上拉电流和下拉电流的开关控制信号，IREF是输入参考电流，ICP是电荷泵输出电流。电荷泵（CP）模块IO接口列表序号端口名类型输入/输出说明1vdd供电电源1.8V2vss供电地0V3UP数字信号输入上拉电流控制4UPB数字信号输入上拉电流控制反相5DN数字信号输入下拉电流控制6DNB数字信号输入下拉电流控制反相7ENB使能信号输入模块使能8IREF电流输入参考电流9ICP电流输出电荷泵输出电流根据锁相环的结构及信号连接关系，各模块的输入输出接口列表设计见下表。低通滤波器（LP）模块IO接口列表中的输入是电流，输出是电压，LP的作用是将电荷泵电流从端口IN输入转换成输出模拟电压从端口OUT输出。低通滤波器（LP）模块IO接口列表序号端口名类型输入/输出说明1IN电流输入电荷泵电流2OUT模拟电压输出模拟电压3vss供电地0V根据锁相环的结构及信号连接关系，各模块的输入输出接口列表设计见下表。压控振荡器（VCO）模块IO接口列表的输入输出，低通滤波器的模拟电压从VIN端口输入，控制VCO振荡输出的同相时钟clk0_buf、反向时钟clk180_buf，同时引出另一个时钟CLK0作为输出反馈信号给PFD的输入端。压控振荡器（VCO）模块IO接口列表序号端口名类型输入/输出说明1vdd供电电源1.8V2vss供电地0V3VIN模拟电压输入控制电压4EN使能信号输入模块使能5clk0_buf时钟信号输出同相输出信号6clk180_buf时钟信号输出反相输出信号9CLK0时钟信号输出同相输出反馈信号创建符号图及顶层电路框图30一、以接口列表创建符号图的

操作过程31在设计软件中建立完对应Library后，开始创建symbol。在LibraryManager窗口的菜单栏，单击File->New->CellView；弹窗中Type下拉栏选择schematicSymbol，输入相关模块名，确认即可。在SymbolEditor窗口的菜单栏，单击Create->Cellview->FromPinList；弹出管脚编辑弹窗，根据模块IO接口列表输入相关信号名，在下拉框选择对应Cell，点击OK；在弹窗点击Create（创建）或者Replace（替换），完成Symbol管脚信号定义。根据模块IO接口列表进行symbol端口信号定义的操作过程

前面操作完成，在SymbolEditor窗口生成一个鉴频鉴相器（PFD）信号列表对应符号图，结果如图所示。PFD的符号图重复这一系列操作，依次完成电荷泵、低通滤波器、压控振荡器等模块的symbol创建工作。二、创建锁相环顶层结构电路图3536创建锁相环的电路图文件，添加各模块的symbol，然后连接它们，并放置电路输入输出信号端口，得到锁相环的电路图。锁相环顶层结构电路图电路中的信号包含输入参考时钟CLKREF、控制信号ACK/EN/ENB、输入参考电流IB1/IB2、锁定输出指示信号LOCKED、差分频率输出端clk0/clk180、供电电源vdd、电路的“地”vss。在实际电路设计中，除了设计结构框图的核心模块外，还需设计锁定检测模块（LOCK），它是锁相环工作状态的指示信号。锁相环顶层结构电路图以符号图创建电路图的

操作过程38在SymbolEditor窗口的菜单栏，单击Create->Cellview->FromCellview；弹出编辑弹窗，在FromViewName下拉框选择symbol，在Tool/DataType下拉框选择schematic，点击OK；在电路图尺寸弹窗Size选择C，点击OK，完成以符号图创建电路图文件操作。接下来需要插入元器件，进行电路连线，完成电路图绘制。操作过程如右图所示。上述操作完成了电路图文件的创建，定义了各信号端口。接下来需要插入元器件，进行电路连线，完成电路图绘制。鉴频鉴相器电路结构如右图所示，其中输入端口ACK与EN起到使能控制作用。电路图中NA2X4是2输入与非门，NA3X4是3输入与非门，AND2X2是2输入与门，INX4是反相器。鉴频鉴相器电路结构鉴频鉴相器的原理及前仿真41鉴频鉴相器（PFD）是相位频率差别检测的主要模块。PFDABQAQB鉴频鉴相器原理对于输入信号A、B的频率相同时，A的相位超前于B，则QA输出一个脉冲宽度固定的周期方波，此时QB保持0电平；QA稳定的平均值控制VCO频率稳定，从而使整个锁相环系统保持稳定。对于输入信号A、B的频率不同时，A的频率高于B，则QA输出一个脉冲宽度不断增加的周期方波，此时QB保持0电平；QA不断增加的平均值控制VCO的频率增加，即信号B频率增加，锁相环系统负反馈特性减慢QA脉冲宽度增加速度，使整个系统趋向输入信号A、B的频率相同的状态。搭建仿真电路，分两种激励信号进行仿真，一种是信号频率相同但相位有固定差值，另一种是信号A比信号B的频率略大。对于输入信号CLKFB、CLKREF的频率相同时，CLKREF的相位超前于CLKFB，则UP输出一个脉冲宽度固定的周期方波，此时DN保持0电平。当CLKFB的频率低于CLKREF，即CLKFB的周期略大于CLKREF，则UP输出一个脉冲宽度不断增加的周期方波，此时DN保持0电平。2.鉴频鉴相器电路前仿真鉴频鉴相器仿真电路鉴频鉴相器电路前仿真结果CLKFBCLKREFDNUP信号频率相同但有相位差的仿真波形如图信号频率相同但有相位差的仿真波形所示，对于输入信号CLKFB、CLKREF的频率相同时，CLKREF的相位超前于CLKFB，则UP输出一个脉冲宽度固定的周期方波，此时DN保持0电平。UP稳定的平均值控制VCO频率稳定，从而使整个锁相环系统保持稳定。鉴频鉴相器电路前仿真结果CLKFBCLKREFDNUP信号频率略有差异的仿真波形如图信号频率略有差异的仿真波形所示，当CLKFB的频率低于CLKREF，即CLKFB的周期略大于CLKREF，则UP输出一个脉冲宽度不断增加的周期方波，此时DN保持0电平；UP不断增加的平均值控制VCO的频率增加，即信号CLKREF频率增加，锁相环系统负反馈特性减慢UP脉冲宽度增加速度，使整个系统趋向输入信号A、B的频率相同的状态。电荷泵电路设计49电荷泵的作用是将鉴频鉴相器的输出脉宽转换为等比例时长的电流，然后通过对环路滤波器进行充电和放电来转换成电压，从而控制VCO的频率变化。所以电荷泵原理本质上是一个上下拉电流控制开关。电流镜匹配对管电流镜匹配管根据电荷泵理想模型，设计电荷泵电路，电荷泵电路中有电流镜需要版图做匹配考虑，由椭圆虚线框和方形虚线框标注出。参考电流IREF使用共源共栅电流镜结构产生上下拉电流，这些电流通过UP/UPB、DN/DNB控制的传输门与输出端ICP连接，从而实现开关控制电流的目的。表7.5电荷泵输入输出关系表ENIREFUP/UPBDN/DNBICP10任意值任意值001/00/100/11/0电荷泵输入输出关系如表所示电流镜匹配对管电流镜匹配管

环路滤波器电路设计5455环路滤波器一般是基于电容的积分电路。它滤除电荷泵中由相位控制的充放电电流中高频分量和噪声，输出一个随相位相对平稳变化的直流或低频电压，输出电压控制压控振荡器的频率。56滤波器可分为有源滤波器和无源滤波器：有源滤波器通常由运放和电阻、电容组成，由于运放的存在，会存在功耗大、面积大、额外引入噪声等方面的问题；无源滤波器仅有电阻和电容组成，结构简单易实现，不消耗电流，不会额外引入噪声。在锁相环（PLL）设计中，环路阶数的选择直接影响系统的噪声抑制能力和稳定性。

环路滤波器电路图，本次环路滤波器设计采用无源电阻电容滤波器结构。压控振荡器电路设计58振荡器，即不需要外部激励信号就能自我维持输出振荡的信号，本质上是将直流电源能量转换成交流能量的电路。压控振荡器是一种通过控制电压的大小调整直流电源能量转换成交流能量的多少，从而实现通过控制电压大小以调节输出频率的单元。它将电荷泵和环路滤波器产生的电压信号转化为频率信息。压控振荡器的输出频率是整个锁相环的输出频率，因此它的性能和参数对锁相环性能有很大影响。压控振荡器整体电路图

本次设计案例采用环形压控振荡器，如压控振荡器电路图所示。输入电压通过源跟随器结构产生参考电流，参考电流通过电流镜结构控制核心环形振荡器的工作电流，核心环形振荡器由三个差分延时单元构成，差分延时单元由互补的MOS电容、反相器、锁存器组成，核心环形振荡器一端信号通过缓冲器实现单端信号输出，使能端口控制输出缓冲器是否输出信号。差分延时单元1差分延时单元2差分延时单元3压控振荡器输入部分路图压控振荡器输入部分电路如图所示.输入电压VIN通过晶体管M0与电阻R0的源跟随器结构产生参考电流，M1、M2与M4构成电流镜，M3与M13构成电流镜，参考电流通过电流镜结构控制差分延时单元1。差分延时单元中间4个晶体管M6、M7、M10、M11构成锁存器，M5/M9与M8/M12分别构成反相器以控制锁存器，反相器的输入端都有由互补的MOS形成的电容，参考电流通过电流镜管M4、M13分别提供电容充放电电流，输入电压通过电流镜控制充放电电流大小，电流越小充电时间越长，振荡周期越大，振荡频率越小。压控振荡器输出部分电路图压控振荡器的振荡核心电路采用了差分结构传输差分信号，输出部分电路采用了单独结构输出单端信号，如图所示。核心环形振荡器的信号vout0通过两级反相器构成的输出缓冲器驱动输出信号CLK0。使能端口EN控制输出缓冲器是否工作，当EN=0时，反相器断开，不能工作；当EN=1时，正常工作。基本逻辑门单元标准库版图

设计思想63基本逻辑门单元标准库版图设计思想包含3个核心原则。一是单元高度标准化，所有单元高度固定（如0.6μm），宽度根据功能复杂度调整，便于自动布局时无缝拼接。二是电源轨对称分布，电源（VDD）与地（GND）轨道水平分布于单元顶部和底部，金属层通常使用M1或M2。三是信号流向规划，输入（A/B）引脚靠近单元底部，输出（Y）引脚靠近顶部，减少布线拥塞。简单归纳如下：统一高度，宽度可变；

左进右出，上电下地；图形规整，正方长方。根据电路图，在门单元版图集成进行布局和连线。完成版图后，要进行DRC