集成电路EDA 课件3 第3章 系统建模与仿真EDA

基于Simulink的

小数分频数字锁相环设计目录电路搭建与仿真总结研究内容研究背景小数分频数字锁相环的基本结构与工作原理各模块分析：SDM、MMD、TDC、DLF、DCO锁相环仿真结果与验证选题背景与意义总结与讨论研究背景锁相环（PLL）

产生与参考信号同步的时钟信号301数字PLL模拟PLL整数分频PLL小数分频PLL范围广的频率更分辨率易于集成，精度高精度低分频比受限小数分频数字锁相环指数优化（量化误差、小数杂散等）4鉴频鉴相输出相位差去除高频噪声生成控制信号调整输出频率和相位

Sigma-Delta调制器实现小数分频功能研究内容025(1)Sigma-Delta调制器(SDM)图1MASH1-1-1结构SDM的Simulink模型多级噪声整形MASH的高阶调制器结构

(Multi-stAgenoiseSHaping)SDM利用了噪声整形技术：对量化噪声高通滤波，随后经过环路滤波器滤除噪声整形效果与阶数相关：

阶数越大，整形效果越明显。电路搭建与仿真03图2一阶SDM子系统的Simulink模型6(1)Sigma-Delta调制器(SDM)电路搭建与仿真0333-2-3-4图3两种输入比例下的SDM的输出序列图4MASH1-1-1结构SDM的功率谱密度7(2)多模分频器(MMD)电路搭建与仿真037由SDM的输出序列控制，可实现多种分频比的切换

总分频数M:MC脉冲吞咽计数器型多模分频器8(2)多模分频器(MMD)电路搭建与仿真038图5脉冲吞咽型MMD的Simulink模型图64/5双模分频器的Simulink模型32T1T5分频4分频9电路搭建与仿真03(2)多模分频器(MMD)9T1T5分频4分频图7脉冲吞咽计数器型MMD的输出波形（J=1，K=2）图8脉冲吞咽计数器型MMD的输出波形（J=4，K=7）实现了9分频实现了32分频10电路搭建与仿真03(3)时间数字转换器（TDC）

图9TDC的Simulink模型Sampleandhold模块:采样并输出获取到的输入信号，一直持续到到下一个触发时间到来11电路搭建与仿真03(4)数字环路滤波器（DLF）图9比例积分型DLF的Simulink模型图10累加子系统的Simulink模型低通滤波，滤除高频的量化噪声调节增益Kp和Ki，使电路稳定比例积分型数字环路滤波器12(5)数字控制振荡器（DCO）电路搭建与仿真03图11数字控制振荡器的Simulink模型13(6)PLL整体电路与仿真结果分析电路搭建与仿真03图12小数分频数字锁相环的Simulink模型14(6)PLL整体电路与仿真结果分析电路搭建与仿真03图13数字控制振荡器（DCO）的控制电压波形控制电压在约10.40μs后，稳定在0.7附近，锁相环达到锁定状态15(6)PLL整体电路与仿真结果分析电路搭建与仿真03图14时间数字转换器（TDC）的输出波形由SDM引入的量化噪声16(6)PLL整体电路与仿真结果分析电路搭建与仿真03输入的参考时钟信号由脉冲发生器产生，频率设置为30MHz设置SDM和MMD共同实现的分频比为：70.625图14数控振荡器的输出波形（输出时钟信号）输出的时钟信号频率为2.119GHz17总结04一、小数分频数字锁相环的优势与工作原理二、电路中各模块以及整体电路的Simulink仿真模型搭建Sigma-Delta调制器（SDM）—噪声整形技术、MASH1-1-1结构多模分频器（MMD）—脉冲吞咽计