2026年模拟IC设计工程师（校招）高频面试题及解答

模拟IC设计工程师（校招）高频面试题

精选100道·含详细解答

面试前刷一遍，心中更有底

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一、半导体物理与器件基础（15道）

1.请简述PN结的形成过程及其单向导电性的工作原理。★★★★★（考察半导体物理基础）

2.MOSFET的阈值电压由哪些物理因素决定？在实际设计中能否通过工艺或设计手段进行

调节？★★★★★（考察器件物理）

3.请解释什么是沟道长度调制效应（ChannelLengthModulation），它对晶体管的输出特性

有什么具体影响？★★★★★（考察底层理论）

4.什么是MOS管的体效应（BodyEffect）？在模拟电路设计中通常如何处理体效应带来的

影响？★★★★★（考察器件特性）

5.比较MOS管在亚阈值区、线性区和饱和区的工作特点及相应的典型应用场景。★★★★★

（考察器件工作状态）

6.什么是MOS管的米勒效应（MillerEffect）？它对放大电路的高频响应有何实质影响？

★★★★★（考察核心理论）

7.请解释MOSFET中的短沟道效应（SCE），在深亚微米工艺下具体包含哪些非理想现

象？★★★★（考察进阶器件物理）

8.BJT与MOSFET在导通特性、响应速度、噪声表现及功耗方面有什么主要区别？★★★★

（考察器件对比与选型）

9.什么是闩锁效应（Latch-up）？在电路和版图设计中如何有效防止闩锁效应的发生？

★★★★★（考察底层逻辑与可靠性）

10.画出NMOS管的高频小信号模型，并详细说明各个寄生电容的物理来源。★★★★★（考

察小信号模型）

11.简述CMOS工艺中热载流子注入效应（HCI）的产生机制及其对器件寿命的危害。

★★★★（考察器件可靠性）

12.为什么在现代深亚微米工艺中，漏极诱导势垒降低（DIBL）效应会变得尤为显著？

★★★★（考察工艺演进认知）

13.环境温度对MOS管的阈值电压和载流子迁移率分别有何影响？综合来看漏电流随温度将

如何变化？★★★★★（考察环境因素影响）

14.什么是金属-半导体接触？欧姆接触与肖特基接触在能带图和伏安特性上有何本质区别？

★★★（考察半导体基础拓展）

15.在画版图时，为什么通常要在MOS管周围加GuardRing（保护环）？保护环是如何起作

用的？★★★★（考察器件与版图结合）

二、模拟电路基础理论（20道）

16.画出最基础的带源极退化的共源放大器电路图，并推导其低频电压增益和输出阻抗。

★★★★★（考察基础电路分析）

17.共源共栅（Cascode）放大器结构的主要优点是什么？它是如何从原理上提高输出阻抗

的？★★★★★（考察核心电路结构）

18.差分放大器相较于单端放大器有哪些不可替代的核心优势？★★★★★（考察基础理论）

19.请简述共模抑制比（CMRR）的物理定义，在差分对设计中如何有效提高CMRR？

★★★★★（考察核心指标理解）

20.什么是电流镜？画出基本的电流镜电路，并说明沟道长度调制效应对其电流复制精度的影

响。★★★★★（考察基本模块）

21.如何设计一个宽摆幅共源共栅（Wide-SwingCascode）电流镜？简述其偏置电压的设计

思路。★★★★（考察进阶电路设计）

22.运算放大器的增益带宽积（GBW）恒定不变吗？这个结论在什么特定条件下才成立？

★★★★★（考察核心算法理论）

23.运放的压摆率（SlewRate）由什么决定？如何在不增加静态功耗的前提下提高压摆率？

★★★★★（考察性能优化逻辑）

24.简述深度负反馈对放大器闭环增益、带宽、输入阻抗和输出阻抗的具体影响。★★★★★

（考察反馈理论）

25.什么是环路增益？如何使用断环法或Middlebrook法在EDA仿真中准确测量环路增益与相

位裕度？★★★★★（考察仿真与分析方法）

26.放大器系统中的相位裕度（PhaseMargin）一般要求达到多少？为什么？相位裕度不足

时电路会有什么表现？★★★★★（考察稳定性分析）

27.什么是极点分离（PoleSplitting）技术？它是如何通过米勒补偿电容实现两级运放稳定

的？★★★★★（考察频率补偿核心机制）

28.在两级运放的密勒补偿中，引入右半平面零点（RHPZ）的物理原因是什么？通常采用什

么方法消除它？★★★★（考察零极点分析）

29.请列举并解释模拟集成电路中常见的噪声类型（如热噪声、闪烁噪声等）及其主要来源。

★★★★★（考察噪声基础）

30.在设计低噪声放大器（LNA）时，输入差分对管的宽长比（W/L）通常应如何取舍以降低

闪烁噪声？★★★★（考察噪声优化策略）

31.运放输入失调电压（OffsetVoltage）的来源主要有哪些？在版图和电路层面分别如何减

小失调？★★★★★（考察失调消除）

32.什么是斩波（Chopping）技术或自稳零（Auto-zeroing）技术？它们主要用来解决模拟电

路中的什么痛点？★★★★（考察进阶降噪技术）

33.解释运放的电源电压抑制比（PSRR），在实际电路设计中如何有效提高PSRR？

★★★★（考察电源抗扰度）

34.对于全差分运算放大器，为什么必须额外引入共模反馈（CMFB）电路？它的控制环路是

如何工作的？★★★★★（考察全差分系统理论）

35.共模反馈电路可以分为连续时间型和开关电容型，两者各自有什么优缺点及适用场景？

★★★（考察拓展电路知识）

三、进阶模拟电路模块（15道）

36.带隙基准（BandgapReference）的核心工作原理是什么？它是如何实现接近零温度系数

电压的？★★★★★（考察核心模块原理）

37.画出经典的Brokaw带隙基准电路或电流模带隙结构，并明确指出PTAT和CTAT成分分别

在哪里产生。★★★★（考察经典结构理解）

38.为什么带隙基准电路通常必须包含启动电路（Start-upCircuit）？设计启动电路时需注意

防范什么风险？★★★★★（考察状态机与可靠性）

39.简述低压差线性稳压器（LDO）的基本拓扑架构，并说明其反馈稳压的工作原理。

★★★★★（考察电源管理基础）

40.无片外电容（Capacitor-less）LDO与传统LDO在主极点位置和频率补偿策略上有什么主

要区别？★★★★（考察前沿进阶设计）

41.锁相环（PLL）由哪些基本物理模块组成？请描述其从失锁到锁定的完整瞬态过程。

★★★★★（考察系统级模块基础）

42.在电荷泵锁相环（CP-PLL）中，电荷泵的充放电电流失配会导致输出时钟出现什么频谱

非理想特性？★★★★（考察PLL关键非理想效应）

43.简述压控振荡器（VCO）中相位噪声的主要来源，以及在电路设计中降低相位噪声的常

用指导原则。★★★★（考察射频与时钟基础）

44.模数转换器（ADC）的静态和动态性能指标分别有哪些？（要求解释INL、DNL、

SFDR、SNDR的含义）★★★★★（考察数据转换器基础）

45.简述SARADC（逐次逼近型ADC）的基本结构和工作原理，它适合什么样的应用场景？

★★★★★（考察核心ADC架构）

46.PipelineADC（流水线ADC）为什么能够实现高速采样？其主要的设计难点和误差来源

是什么？★★★★（考察高速架构理解）

47.Sigma-DeltaADC的核心思想（过采样与噪声整形）是什么？它是如何实现极高分辨率

的？★★★★（考察高精度ADC理论）

48.开关电容电路（Switched-Capacitor）相较于连续时间电路有什么优势？在哪些模块中最

为常用？★★★★（考察混合信号基础）

49.时钟馈通（ClockFeedthrough）和电荷注入（ChargeInjection）效应是如何影响开关电

容采样精度的？如何消除？★★★★★（考察关键非理想效应）

50.什么是下边带抑制（ImageRejection）？在射频接收机架构中通常采用什么拓扑来处理

镜像频率干扰？★★★（考察射频通信系统拓展）

四、EDA工具与版图（Layout）基础（10道）

51.请简述模拟IC设计的完整全流程，从Spec规格定义到Tape-out流片包含哪些必须的关键环

节？★★★★★（考察全局流程认知）

52.在CadenceVirtuoso仿真环境中，DC、AC、Transient仿真分别用来提取和观察电路的哪

些核心特性？★★★★★（考察基本EDA使用）

53.什么是蒙特卡洛仿真（MonteCarloSimulation）？它在模拟IC设计中起到什么不可替代

的作用？★★★★★（考察工艺偏差分析）

54.什么是工艺角（ProcessCorner，如TT,SS,FF）？为什么电路设计必须在各种Corner组

合下进行覆盖验证？★★★★★（考察可靠性与良率认知）

55.模拟版图设计中，为什么运放的输入差分对管必须采用交叉指状（Common-centroid）匹

配布线？★★★★★（考察版图匹配基础）

56.什么是天线效应（AntennaEffect）？在版图设计中遇到天线效应违例报错，应该如何修

改布线来修复？★★★★（考察版图规则理解）

57.电阻和电容在版图设计中有哪些常见的匹配技巧（如Dummy管的使用）？需重点防范哪

些寄生参数？★★★★（考察无源器件版图认知）

58.什么是DRC和LVS？当你在做物理验证时LVS报错，你通常的排查逻辑和解决思路是怎样

的？★★★★★（考察物理验证经验）

59.提取寄生参数（RCExtraction）后进行后仿（Post-layoutSim）发现相位裕度严重恶

化，通常怎么去回溯解决？★★★★★（考察前后仿闭环能力）

60.什么是电迁移（Electromigration）效应？在电源线布线时如何遵守规则以防止大电流导

致的走线断裂？★★★★（考察版图可靠性规则）

五、项目与实习经历挖掘（15道）

61.请详细介绍你在校期间参与过最深入、难度最大的一个模拟IC项目，你在其中独立负责了

哪些模块？★★★★★（考察项目真实性与深度）

62.在你的核心项目中，电路设计的性能指标（Specification）是如何推导和定义出来的？是

否预留了工艺余量？★★★★★（考察系统设计思维）

63.针对你简历上的某某芯片项目，请在白板上画出其系统框图，并解释各个子模块之间的信

号交互链路。★★★★★（考察全局架构理解）

64.在这个项目的推进过程中，你遇到的最大技术瓶颈是什么？最终你是通过什么推导或实验

方法解决的？★★★★★（考察问题解决能力）

65.该项目的后仿真结果与前仿真相比，哪一项指标恶化最为严重？你提取了版图中的哪些寄

生参数进行了针对性优化？★★★★★（考察后仿优化经验）

66.这个项目最终是否进行了流片（Tape-out）测试？如果流片了，测试结果与仿真结果吻合

吗？如果不吻合根本原因是什么？★★★★★（考察流片与测试经验）

67.如果你在测试台上（Bench）发现芯片输出端存在仿真时从未出现过的持续高频振荡，你

的Debug排查思路是什么？★★★★★（考察实际排错能力）

68.在你的核心模块设计中，功耗、速度（带宽）和面积这三者之间，你是如何做Trade-off

（工程折中）的？★★★★★（考察工程设计折中思维）

69.你在项目中使用的主要工艺节点是多少（如65nm或28nm）？该特定工艺节点对你的电路

设计带来了哪些特定挑战？★★★★（考察工艺特性掌握）

70.你在项目中是如何进行顶层全芯片验证的？有没有写过Verilog-A/AMS模型来加速混合信

号仿真？★★★★（考察验证方法学）

71.回顾你的整个项目研发周期，如果有机会让你重新做一次，你会在哪个前期环节改变做法

以获得更好的最终性能？★★★★（考察复盘与反思能力）

72.在团队协作流片项目中，你和其他模块的电路设计人员（或者版图工程师）是如何协作互

查与定义接口约束的？★★★★★（考察团队协作沟通）

73.你在项目中撰写了哪些技术文档（如DesignReview文档）？你认为一份优秀的IC设计文

档应包含哪些核心要素？★★★★（考察文档与规范意识）

74.针对你在企业实习期间做的工作，它与你在学校实验室做的学术导向型科研项目，最大的

差异点体现在哪里？★★★★（考察工业界认知）

75.你在之前的项目中有没有尝试编写一些自动化的脚本工具（如Skill,Python,Shell）来提

高日常仿真或版图的效率？★★★（考察工具与效率意识）

六、场景假设与问题解决（10道）

76.假设你设计的LDO电源在轻载条件下绝对稳定，但一旦进入重载条件就出现剧烈振荡，

可能的原因有哪些？该如何定位？★★★★★（考察理论联系实际排错）

77.给定一个极其严格的功耗预算限制，要求你把现有运放的带宽提升一倍，你有哪些可能的

电路级改动策略？★★★★★（考察工程优化能力）

78.如果测试发现你的带隙基准输出电压在高温时偏高，在低温时偏低（呈开口向上的抛物线

或单调曲线），你会如何调整内部参数？★★★★★（考察特定模块调试逻辑）

79.假设流片测试发现ADC的有效位数（ENOB）远低于仿真预期，请从系统角度列举出至少

三种可能的片外或片内干扰源。★★★★★（考察系统级排错逻辑）

80.面临极为严苛的Tape-out（流片）截止时间压力，如果你的后仿结果还有微小的次要指标

未达标，你会如何做决策？★★★★★（考察工程权衡与抗压）

81.在设计一个应用于医疗植入设备的模拟前端（AFE）时，你在“功耗、噪声、面积、线性

度”的设计优先级上会怎么排序？为什么？★★★（考察应用场景洞察）

82.假设版图工程师告诉你，你要的精确匹配电阻按照现有规则面积太大，版图完全放不下，

你需要修改电路，你会怎么重新设计？★★★★（考察跨岗位协同折中）

83.如果流片回来的裸片上电后完全没有输出（Deadchip），你会采取哪些逐步排查的步骤

来定位是封装、测试板还是芯片本身的问题？★★★★★（考察芯片Bring-up思路）

84.在一次技术评审会议上，一位资深工程师给你的电路修改意见与你的设计初衷完全相左，

你该如何应对并处理这种技术分歧？★★★★（考察职场沟通与技术判断）

85.现在要求设计一款面向物联网的超低功耗唤醒接收器（Wake-upReceiver），你会考虑

引入哪些非常规的低功耗偏置或亚阈值技术？★★★（考察开放性技术思维）

七、综合素质与职业规划（15道）

86.你为什么选择“模拟IC设计”作为你的核心职业发展方向，而不是数字IC设计、FPGA或软

件开发？★★★★★（考察求职动机）

87.模拟IC设计通常被行业内评价为“越老越吃香”但也“入门门槛极高”，你如何客观独立地看

待这个观点，并且做好了哪些心理准备？★★★★★（考察岗位认知）

88.请用三个准确的词语形容你作为研发工程师的核心优势，并针对每一个词分别举一个你在

学校或项目中的具体例子。★★★★★（考察自我认知）

89.在研究生或本科阶段，你系统自学过哪些模拟集成电路相关的经典外文教材或公开课程？

能分享一个让你豁然开朗的知识点吗？★★★★★（考察学习能力与资源整理）

90.请描述一次你在科研推进或流片项目中遇到极大挫折甚至失败的经历，你是如何调整心态

并最终克服困难的？★★★★★（考察抗挫折能力）

91.如果入职后，部门主管分配给你的紧急任务是使用你完全没有接触过的全新工艺节点或前

沿电路架构，你将采取什么步骤快速上手？★★★★★（考察适应性与快速学习）

92.在未来的职业发展中，你个人偏向于成为精通全链路的“系统架构师”，还是深耕某一类核

心IP（如高速SerDes/高精度ADC）的“顶尖专家”？为什么？★★★★（考察职业规划方

向）

93.模拟IC设计师在面临流片节点时经常需要高强度的加班，你是如何看待技术研发岗位的压

力以及工作与生活平衡（WLB）的？★★★★★（考察抗压与价值观）

94.请描述一次你和导师或同门同学在某项技术思路上发生严重分歧的经历，你是如何通过沟

通说服对方或者双方达成妥协共识的？★★★★★（考察沟通与冲突管理）

95.站在应届生的角度，你认为高校实验室里的模拟IC学术研究与工业界追求量产的产品级IC

设计之间，最大的差别在什么地方？★★★★（考察工业界视角的成熟度）

96.你平时习惯通过哪些论坛、期刊或社交渠道获取最新的集成电路设计前沿技术、ISSCC

论文动态或半导体行业资讯？★★★（考察行业关注度）

97.假设你手头同时有两个任务：一个是今天下班前必须交的但不重要的流程文档，另一个是

极其重要但有两周期限的模块设计，你今天如何分配时间？★★★★（考察时间管理）

98.在入职后的三到五年内，你希望自己在模拟IC设计领域达到什么样的技术高度？是否有明

确的阶段性里程碑目标？★★★★★（考察中长期规划）

99.面对全球半导体行业的周期性起伏波动，你对个人未来几年在这个行业的职业稳定性和发

展抗风险能力有什么样的思考？★★★（考察宏观行业认知）

100.你对我们公司（或者应聘的本业务团队）的模拟IC产品线和市场地位了解多少？你认为你

加入我们能带来什么价值？★★★★★（考察企业匹配度与意愿）

模拟IC设计工程师（校招）高频面试题解答

一、半导体物理与器件基础（15道）

本章节主要考察应届生对底层物理机制及器件特性的掌握深度。扎实的半导体物理

基础是评估候选人能否在未来复杂工艺流片中排查非理想效应、优化电路版图的核

心潜力指标。

Q1：请简述PN结的形成过程及其单向导电性的工作原理。

答题分析：

考察频率：★★★★★

考察点：考察半导体物理基础

答题思路：从扩散与漂移动态平衡切入解释耗尽层形成，再分别代入正偏与反偏的外加电

场情况，推导出单向导电的必然结果。结尾可联系集成电路中的隔离应用。

避坑点：只背诵表面结论而不提“内建电场”与“载流子运动”的微观过程；未能将物理知识

与实际IC版图隔离建立工程联系。

参考回答：

PN结的形成主要依赖载流子的扩散和漂移运动达到动态平衡。把P型和N型半导体

贴合后，因为两边存在明显的浓度差，空穴会向N区扩散，电子向P区扩散。这会在

交界处留下带正电和带负电的不可移动离子，从而形成一个内建电场。

这个内建电场的方向是从N区指向P区，它会阻碍多数载流子继续跨越边界，同时拉

动少数载流子做反方向的漂移运动。当这两股方向相反的电流大小刚好抵消时，交

界面就稳定下来了，形成了我们常说的耗尽层。

关于单向导电性，加正偏电压时，外加电场和内建电场方向相反，削弱了原有电

场。耗尽层变窄，多数载流子能轻松越过势垒形成很大的正向电流，此时电路导

通。

要是加上反偏电压，外加电场跟内建电场同向，耗尽层被拉宽，势垒变高。多数载

流子无法通过，只有少子漂移形成很微弱的反向漏电流，此时电路截止。平时画版

图时我们经常用反偏的PN结做器件隔离，这就是具体的应用体现。

Q2：MOSFET的阈值电压由哪些物理因素决定？在实际设计中能否通过工艺或

设计手段进行调节？

答题分析：

考察频率：★★★★★

考察点：考察器件物理

答题思路：拆解公式中的四大物理因素，分别从代工厂工艺调整（如掺杂、氧化层厚度）

和电路设计师调整（体效应偏置）两个维度作答。

避坑点：死记公式却说不出物理意义；把工艺调整手段和电路设计手段混为一谈，缺乏工

程师视角的实操感。

参考回答：

MOSFET的阈值电压就是让半导体表面产生强反型所需的最小栅源电压。它的决定

因素主要有几个，包括金属和半导体之间的功函数差、栅氧化层里的等效电荷积

累、衬底自身的掺杂浓度，还有栅氧化层的单位面积电容。

在日常的流片工艺中，可以通过很多手段来调节它。代工厂常规的做法是通过离子

注入来改变沟道表面的掺杂浓度，这也是为什么我们在工艺库里能调用常规Vt或者

低Vt等不同类型的管子。改变栅氧化层厚度也是一种好办法，氧化层变厚的话电容

减小，阈值电压就会相应升高。

回到我们实际的电路设计层面，作为设计师，最灵活的调节方式就是利用体效应。

通过把MOS管的源极和体端分开，给衬底加一个独立的偏置电压，就能动态改变管

子的阈值。

比如在低功耗设计里，大家经常通过正向偏置体端来降低阈值，这样能腾出更多的

电压摆幅空间。不过改变偏置也会带来漏电流变大和寄生电容改变的问题，这需要

我们在仿真时仔细权衡，找到合适的平衡点。

Q3：请解释什么是沟道长度调制效应，它对晶体管的输出特性有什么具体影

响？

答题分析：

考察频率：★★★★★

考察点：考察底层理论

答题思路：描述器件进入饱和区后夹断点向源极移动的现象，说明其导致电流不再恒定，

进而引出对本征输出阻抗的降低影响。

避坑点：概念描述不清晰，未点出“夹断点移动”这一关键动作；未能从输出阻抗下降延伸

到对高增益放大器设计的危害。

参考回答：

沟道长度调制效应是指MOS管进入饱和区后，随着漏源两端电压的持续增加，实际

参与导电的沟道长度逐渐变短的物理现象。当漏源电压超过过驱动电压时，沟道会

在漏极那一端发生夹断。要是漏极电压继续往上升，这个夹断点就会慢慢向源极方

向移动。

因为管子原本固定的沟道长度被缩短了，载流子通过沟道时的电阻实际上是减小

的。这就造成了饱和区里的漏极电流不再是理想状态下的恒定值，而是会随着漏源

电压的升高跟着往上涨。反映在输出特性曲线上，就是饱和区的线条带了一定的斜

率。

它对晶体管最核心的影响在于降低了器件的本征输出阻抗。在画小信号模型的时

候，我们通常会并联一个输出电阻来等效，这个电阻值和管子的沟道长度直接相

关。

在设计高精度电流镜或者高增益放大电路时，这个效应会引入比较大的误差，严重

拉低整体增益。日常解决这个问题最直接的做法就是把关键管子的沟道长度适当画

长，或者用共源共栅结构来屏蔽漏极电压变化，稳住输出电流。

Q4：什么是MOS管的体效应？在模拟电路设计中通常如何处理体效应带来的影

响？

答题分析：

考察频率：★★★★★

考察点：考察器件特性

答题思路：解释源极与体端电位差导致耗尽层变化，进而引起阈值电压漂移。给出两种工

程解法：工艺隔离（DeepN-Well）和电路拓扑规避（全差分/共源共栅）。

避坑点：只谈概念不谈对电路的具体破坏（如非线性失真）；不知道深N阱工艺在解决体

效应中的决定性作用。

参考回答：

MOS管的体效应是指管子的源极和体端没有短接在一起，两者存在电位差时，导致

管子阈值电压发生漂移的现象。拿NMOS举个例子，当源极电位比衬底电位高的时

候，衬底和沟道之间的耗尽层会被拉宽，这时候我们需要给栅极施加更大的电压才

能让表面反型，表现出来的结果就是阈值电压升高了。

在平时的模拟电路设计中，我们经常遇到这个问题。比如做源极跟随器，因为普通

工艺下NMOS管共用P型衬底，源极电压会跟着输入信号来回变化，这就必然引发

体效应。它会引入额外的跨导，让跟随器的增益受损，甚至带来非线性失真。

解决这个问题主要有两个思路。如果代工厂提供了深N阱工艺，我们可以在画版图

时把关键器件单独圈在一个隔离阱里，把源极和衬底直接相连，这样就从物理层面

上排除了体效应的影响。

如果受到工艺限制没法做隔离阱，在设计阶段就必须把阈值电压变大的裕度提前算

清楚。这时候我们可以用全差分架构来抵消一部分共模干扰，或者在设计放大器时

留出更多的电压余量，保证管子不会意外进入线性区。

Q5：比较MOS管在亚阈值区、线性区和饱和区的工作特点及相应的典型应用场

景。

答题分析：

考察频率：★★★★★

考察点：考察器件工作状态

答题思路：分三段论述。亚阈值区（指数关系、低功耗）、线性区（电压电流成比例、开

关/电阻）、饱和区（压控电流源、放大器/电流镜），结合实际应用场景具象化。

避坑点：背错各个区域的电流电压公式关系；只背理论，没有将各个区域和实际IC模块

（如LDO、ADC开关、唤醒电路）对应起来。

参考回答：

MOS管主要有三个不同的工作状态。亚阈值区是指栅源电压稍微低于管子阈值电压

的阶段。这时候管子并没有彻底关死，沟道里依然有微弱的漏电流。它的主要特点

是电流跟电压呈指数关系，跨导电流比非常高。我们在做那些对电池寿命要求严格

的低功耗设计时，比如医疗植入芯片里的偏置电路，就会故意把管子偏置在这个

区。

线性区是指管子导通了，但是漏源电压还比较小的时候。这时候沟道是连通的，电

流和漏源电压差不多成正比例关系，管子本身就相当于一个受到栅压控制的电阻。

在实际应用里，它常被用来做开关电容电路里的电子开关，或者用作滤波器里面的

可调电阻元件。

饱和区则是模拟设计里打交道最多的区域。此时沟道在漏端夹断，漏极电流基本上

只受栅极电压控制，表现出很大的输出阻抗。

这种特性让管子成了一个非常理想的压控电流源。像咱们平时画的恒流源、电流

镜，以及放大器里面的核心放大管，全都需要稳定偏置在饱和区。这也是做直流仿

真时要重点盯防管子电压余量，防止它掉进线性区的原因。

Q6：什么是MOS管的米勒效应？它对放大电路的高频响应有何实质影响？

答题分析：

考察频率：★★★★★

考察点：考察核心理论

答题思路：解释跨接电容在输入端被等效放大的原理（乘上增益）。指出其引入低频极点

拖累带宽的危害。补充在两级运放补偿中化害为利的工程应用。

避坑点：只说带宽变小，没讲清是因为形成低频主极点导致的；缺乏辩证思维，没提到密

勒补偿正是利用了这一效应。

参考回答：

米勒效应是指在反相放大电路里，跨接在输入和输出端之间的反馈电容，等效到输

入端时容值被放大很多倍的现象。这个放大的倍数差不多跟放大电路本身的电压增

益是成正比的。在平时的设计里，主要就是MOS管栅极和漏极之间的寄生电容会引

发这种效应。

它对放大器高频响应带来的实质影响比较严重。因为经过放大后，输入端会看到一

个巨大的等效电容，这个电容跟信号源的内阻组合，会形成一个非常低频的主极

点。这个极点会把整个放大电路的带宽严重往下拉，导致高频信号发生衰减。

在做具体项目时，我们对这个效应往往会有两手准备。做射频前端或者宽带放大器

时，我们会采用共源共栅结构来隔离输入输出，防止米勒效应拖累整体的速度和带

宽。

但是在做两级运算放大器的时候，我们又会主动用它。只要在两级之间人为跨接一

个小面积的补偿电容，就能利用它等效出一个非常大的主极点，把原来的极点分离

开。这样不仅能让环路保持稳定，还大大节省了芯片的版图面积。

Q7：请解释MOSFET中的短沟道效应，在深亚微米工艺下具体包含哪些非理想

现象？

答题分析：

考察频率：★★★★

考察点：考察进阶器件物理

答题思路：说明随着沟道缩短，栅极控制力减弱的情况。列举三大典型现象：DIBL、载

流子速度饱和、热载流子注入。

避坑点：把短沟道效应和沟道长度调制效应混为一谈；只能答出一个名字，说不出速度饱

和对跨导的具体影响。

参考回答：

短沟道效应是指当MOS管的沟道长度缩短到和耗尽层宽度差不多时，栅极对沟道电

荷的控制能力变弱的一系列物理现象。在深亚微米工艺下，原本一维的电场模型不

再适用，漏极和源极的电场开始强烈干扰沟道状态。

具体来说它包含几个关键的非理想现象。比较典型的是漏极诱导势垒降低，也就是

漏极电压变大时，会把源端势垒拉低，导致管子的阈值电压下降，漏电流不受控制

地变大。

载流子速度饱和也是个大问题。当沟道很短时，里面的横向电场会变得很强，载流

子的漂移速度达到极限不再上升。这会让管子的电流不再是平方律关系，跨导变

小，限制了电路的工作速度。

另外就是热载流子注入效应。强电场把电子加速到很高的能量，它们撞击晶格产生

电子空穴对，甚至冲破障碍钻进栅氧化层里。这会导致管子的阈值电压随时间发生

永久性漂移，严重影响芯片长期的工作寿命，这也是我们在流片评估时必须做可靠

性仿真的原因。

Q8：BJT与MOSFET在导通特性、响应速度、噪声表现及功耗方面有什么主要

区别？

答题分析：

考察频率：★★★★

考察点：考察器件对比与选型

答题思路：分类对比。导通（电流驱动vs电压驱动）、速度（BJT高频好，但深亚微米

MOS在追赶）、噪声（BJT闪烁噪声低）、功耗（MOS静态功耗极低）。

避坑点：长篇大论背课本，没有结合具体场景选型；不知道现在很多高性能模拟依然会用

到BiCMOS工艺。

参考回答：

这两种器件在特性上有很鲜明的差异。在导通控制方面，BJT是电流驱动型器件，

需要消耗基极电流来维持导通，输入阻抗比较低；而MOSFET是电压驱动型，栅极

基本不跑电流，输入阻抗非常高，这让MOS管在级联设计时特别方便。

在响应速度和跨导上，BJT的跨导要比MOS管大得多，寄生电容带来的影响相对

小，在传统的高频和射频电路里有天然的速度优势。不过随着工艺尺寸不断缩小，

现在先进工艺下的MOS管速度已经能够满足大部分高速设计需求了。

看噪声表现的话，BJT的闪烁噪声比MOS管小非常多，因为它的导电是在硅片内部

进行的，不像MOS管依赖表面沟道容易受到表面缺陷的干扰。所以在做高精度的低

噪声放大器或者带隙基准时，我们更喜欢用BJT。

至于功耗，MOSFET有压倒性的优势。CMOS电路在静态时几乎没有电流消耗，只

有在状态翻转时才耗电，这让它非常适合高集成度和低功耗的数字模拟混合芯片，

这也是目前主流工艺都是CMOS的原因。

Q9：什么是闩锁效应？在电路和版图设计中如何有效防止闩锁效应的发生？

答题分析：

考察频率：★★★★★

考察点：考察底层逻辑与可靠性

答题思路：解释CMOS结构中寄生PNPN晶闸管正反馈导通导致大电流烧毁芯片的过程。

给出防范手段：版图加GuardRing、多打接触孔减小衬底电阻。

避坑点：说不清正反馈回路是怎么形成的；回答不出版图层面的防御措施（如保护环的作

用原理）。

参考回答：

闩锁效应是CMOS工艺里特有的一种危险现象。在CMOS结构中，PMOS和NMOS

靠得很近，它们寄生出了一个PNP和一个NPN双极型晶体管。这两个管子刚好首尾

相连，构成了一个类似晶闸管的正反馈环路。

正常情况下这个环路是断开的，但如果芯片遇到静电打击或者电源电压突然出现尖

峰，导致寄生电阻上产生了足够的压降，就会把这个寄生晶体管导通。一旦导通，

正反馈机制会让电流瞬间激增，就像电路被短路了一样，很容易直接把芯片烧毁。

在日常预防中，我们在电路和版图层面都有针对性的做法。版图工程师最常用的手

段就是打保护环。在NMOS和PMOS周围围上一圈高掺杂的接触区，就近接到地或

者电源上。这不仅能隔离外界的载流子干扰，还能强行吸收掉那些乱跑的少数载流

子。

另外，我们在画管子的时候会尽量多打一些衬底接触孔。这样能有效减小衬底和寄

生管基极之间的电阻，让寄生PN结两端很难建立起足够导通的电压，从源头上切断

正反馈发生的可能，保证流片回来的良率。

Q10：画出NMOS管的高频小信号模型，并详细说明各个寄生电容的物理来源。

答题分析：

考察频率：★★★★★

考察点：考察小信号模型

答题思路：口述模型结构（受控电流源、输出电阻）。重点拆解Cgs、Cgd、Cdb、Csb

四大寄生电容的来源（栅氧层、交叠区、PN结势垒电容）。

避坑点：遗漏漏极/源极到衬底的结电容（Cdb/Csb）；说不清交叠电容（Overlap

Capacitance）在Cgd中的关键占比。

参考回答：

NMOS管的高频小信号模型核心是一个由栅源电压控制的压控电流源，旁边并联着

一个表示沟道长度调制的输出电阻，在这个基础框架上，还挂载着四个关键的寄生

电容。

首先是栅源电容和栅漏电容。它们主要由两部分组成，一部分是栅极氧化层和沟道

之间形成的平行板电容；另一部分是工艺制造带来的交叠电容。因为在离子注入做

源漏区的时候，杂质会在栅极边缘发生横向扩散，导致栅极和源漏区有一部分重

叠。这个重叠区域带来的寄生电容，在管子进入饱和区后影响特别大，尤其是栅漏

电容，它就是引发米勒效应的元凶。

接着是漏极和源极对衬底的电容。在半导体物理结构里，漏区、源区和相反掺杂的

衬底之间会形成反偏的PN结，这就自然带入了PN结势垒电容。

这些电容的大小会随着漏极和源极电压的变化而改变。在做高频放大器或者射频芯

片设计时，这些寄生参数会成为限制带宽的主要瓶颈。我们经常要通过调整管子的

宽长比分布，或者优化版图的叉指结构来尽量压低这些电容的影响。

Q11：简述CMOS工艺中热载流子注入效应的产生机制及其对器件寿命的危害。

答题分析：

考察频率：★★★★

考察点：考察器件可靠性

答题思路：强横向电场加速载流子撞击晶格（碰撞电离），高能载流子越过势垒注入栅氧

层形成陷阱电荷。指出其导致阈值电压漂移、跨导下降、最终电路失效。

避坑点：跟击穿效应混淆；不清楚它是随“时间”累积导致老化（Aging）的核心原因。

参考回答：

热载流子注入效应主要发生在深亚微米工艺里的短沟道器件上。当管子处于工作状

态且漏端电压比较高的时候，沟道里会产生非常强的横向电场。电子从源极流向漏

极的过程中，会被这个强电场加速，获得很大的动能，变成所谓的“热载流子”。

这些高能电子在跑到漏极端附近时，会猛烈撞击硅晶格，发生碰撞电离产生新的电

子空穴对。其中一部分能量特别高的电子，甚至能直接越过表面势垒，钻进二氧化

硅栅绝缘层里被困住，形成陷阱电荷。

这种效应的危害是一个长期的累积过程。随着芯片使用时间的增加，栅氧层里困住

的电荷越来越多，这会慢慢改变管子的等效内部偏置。最直观的结果就是管子的阈

值电压发生漂移，原本设计好的跨导也会慢慢下降。

这就导致电路的时序发生变化，或者放大器的增益达不到预期。如果放在一些长时

间不间断运行的通信基站芯片里，这种效应会严重缩短芯片的使用寿命。所以在流

片前，我们经常要用老化仿真模型专门验证它。

Q12：为什么在现代深亚微米工艺中，漏极诱导势垒降低效应会变得尤为显著？

答题分析：

考察频率：★★★★

考察点：考察工艺演进认知

答题思路：解释DIBL原理（漏端电场反客为主影响源端势垒）。结合工艺微缩说明原因

（沟道变短，漏端耗尽层靠近源端，栅极控制力被摊薄）。

避坑点：只知其名不知其理；不能清楚描述出漏端电场和栅极电场在“抢夺”沟道控制权的

过程。

参考回答：

漏极诱导势垒降低效应，我们常简称为DIBL。它的本质是漏极电压变大时，漏极的

耗尽层向源极那边延伸，把源极附近的势垒给拉低了，导致哪怕栅极电压还没到，

管子也提前开启，漏电流变大。

在以前的长沟道工艺里，这个问题不明显。因为沟道很长，漏极和源极隔得很远，

漏极产生的电场管不到源极那边，整个沟道完全是听栅极电压指挥的。

但到了现代深亚微米工艺，情况就不一样了。沟道长度被大幅缩短，导致漏极和源

极物理距离靠得太近。漏极施加的高电压产生的耗尽层，很容易就能伸展到源极附

近。这就相当于漏极电场跑过来抢夺栅极对沟道的控制权。

因为栅极的控制力被漏极摊薄了，管子的实际阈值电压就变得对漏极电压非常敏

感。这在电路设计里的直接体现就是，我们发现小尺寸管子的本征输出阻抗变得很

差，漏电流很难关断。为了缓解这个问题，工艺上经常会引入晕环注入来控制耗尽

层宽度，我们在设计时也要多加留心。

Q13：环境温度对MOS管的阈值电压和载流子迁移率分别有何影响？综合来看

漏电流随温度将如何变化？

答题分析：

考察频率：★★★★★

考察点：考察环境因素影响

答题思路：分指标拆解。温度升高->阈值电压下降（负温度系数）；迁移率下降（晶格

散射加剧）。综合看零温度系数点（ZTC），大电流下迁移率主导，漏电流减小；小电流

下阈值主导，漏电流增大。

避坑点：得出单一的“漏电流一定变大”或“一定变小”的结论，不知道零温度系数点

（ZTC）的存在和电流大小有关。

参考回答：

环境温度对MOS管的两个核心参数有着截然相反的影响。首先是阈值电压，随着温

度升高，本征载流子浓度变大，表面反型变得更容易，所以阈值电压会下降，它表

现出的是负温度系数。

另一方面是载流子迁移率。温度升高会让半导体内部的晶格热振动变得更剧烈，载

流子在跑动时撞击晶格的频率变高，散射加剧。这就导致迁移率明显下降，这同样

也是一个负温度系数。

那综合来看漏极电流怎么变呢？这其实不能一概而论，得看管子当前的工作点。当

管子工作在过驱动电压比较大的大电流状态时，迁移率下降占了主导地位，这时候

温度越高，漏极电流反而会变小。

但在栅源电压比较低的小电流状态，也就是靠近亚阈值区工作时，阈值电压下降带

来的指数级电流增长占了上风。这时候温度升高，漏电流会跟着变大。在两者交界

的地方，存在一个零温度系数点，在这个点上，电流对温度波动最不敏感，我们设

计精密基准电路时经常会利用这个特性。

Q14：什么是金属-半导体接触？欧姆接触与肖特基接触在能带图和伏安特性上

有何本质区别？

答题分析：

考察频率：★★★

考察点：考察半导体基础拓展

答题思路：定义接触类型。欧姆接触：能带无势垒（或极薄可隧穿），伏安特性为双向线

性导电，用于引出IC管脚。肖特基接触：存在肖特基势垒，伏安特性类似PN结的单向导

电，用于高速检波等。

避坑点：概念混淆，不知道芯片里普通的源漏极金属引线全都需要做成重掺杂的欧姆接

触。

参考回答：

金属半导体接触是指金属电极和半导体材料直接贴合形成的物理界面。因为两种材

料的功函数不一样，电子会在接触面发生转移，从而在能带图上造成能带弯曲，这

是它们表现出不同特性的底层原因。

欧姆接触和肖特基接触的本质区别就在于势垒的形态。欧姆接触在能带上几乎没有

势垒，或者说因为半导体掺杂极重，势垒变得极其薄，电子靠量子隧穿就能轻松穿

过去。反映在伏安特性曲线上，它就是一条过原点的直线，电流正反向都能无障碍

流通，就像个普通电阻。我们在芯片里把源极漏极引出来接金属线，全都要做成欧

姆接触。

肖特基接触就不一样了，它的接触面会形成一个很高的肖特基势垒，能带弯曲很明

显。电子很难跨过去。

它的伏安特性表现出和普通PN结很像的单向导电性，正向导通反向截止。不过它的

优势是没有PN结那种少子积累效应，所以开关速度特别快，常被用在射频或者高速

电源管理芯片里做肖特基二极管。

Q15：在画版图时，为什么通常要在MOS管周围加GuardRing（保护环）？保

护环是如何起作用的？

答题分析：

考察频率：★★★★

考察点：考察器件与版图结合

答题思路：作用一：预防闩锁效应（破坏寄生PNPN的正反馈）；作用二：噪声隔离（防

止衬底噪声串扰）。作用机制：通过高掺杂区提供低阻抗路径，就近吸收少数载流子。

避坑点：只知道防Latch-up，不知道在模数混合芯片中，保护环也是隔离数字区高频噪声

串扰模拟区的重要屏障。

参考回答：

在模拟版图设计里，打保护环是必不可少的标准动作，它的核心作用有两个：一个

是防止闩锁效应，另一个是做衬底噪声隔离。

防止闩锁效应是因为CMOS工艺天然带着寄生的双极型晶体管结构，一旦受到干扰

导通，就会形成正反馈烧毁芯片。我们打一圈同类型的重掺杂保护环，比如在

NMOS外面围一圈P+注入并接到地，这就大大降低了衬底的局部电阻，让寄生管子

很难达到导通的电压条件。同时，保护环像个海绵一样，能就近把那些乱跑的少数

载流子快速抽走。

另外在隔离噪声方面，保护环的作用也非常关键。现在芯片基本都是模数混合的，

数字电路在高速翻转时，会把高频噪声通过共享的硅衬底传导过来。

我们在敏感的模拟模块，比如运放输入对管或者压控振荡器周围包上一层保护环，

就能提供一个极低阻抗的回流路径。这些串扰噪声顺着保护环直接流向了地，就不

会跑进去干扰我们脆弱的模拟信号了，这对提升芯片整体信噪比大有好处。

二、模拟电路基础理论（20道）

本章节是模拟IC岗位考察的核心重灾区，聚焦运算放大器及反馈理论等基石知识。

旨在评估候选人能否脱离死记硬背，从零极点、稳定性及噪声优化的底层逻辑出发

解决具体的电路拓扑问题。

Q16：画出最基础的带源极退化的共源放大器电路图，并推导其低频电压增益和

输出阻抗。

答题分析：

考察频率：★★★★★

考察点：考察基础电路分析

答题思路：口述电路构成（共源管源极串接电阻Rs）。增益推导：跨导被削弱为Gm=

gm/(1+gmRs)，增益相应下降。输出阻抗推导：Rout=ro+Rs+gmroRs，阻抗显著增

加。说明工程意义（线性度提升）。

避坑点：推导输出阻抗时漏掉沟道长度调制效应（认为依然只是ro）；不理解源极退化虽

然降了增益，但换来了重要的线性度。

参考回答：

这个电路的基础架构很简单，就是在普通共源放大器的MOS管源极和地之间，串联

进去一个退化电阻Rs。它的核心作用是通过引入局部负反馈，来改善放大器的整体

性能。

在推导低频电压增益时，因为有了源极电阻的存在，输入信号有一部分分压掉在了

Rs上，管子真实的栅源电压变小了。这就导致整个电路的等效跨导被削弱，差不多

变成了管子本身跨导除以(1+gmRs)。所以总的电压增益不再是简单的gm*Rout，

而是跟着按比例缩水了。

但是这换来了输出阻抗的大幅提升。从漏极往里面看，因为沟道长度调制效应，管

子本身有个电阻ro。加上退化电阻后，由于电流反馈的作用，整体的输出阻抗变成

了ro加上Rs，再加上两者乘积放大gm倍的部分。

在实际工程设计里，这种做法非常普遍。虽然牺牲了一点绝对增益，但因为引入了

负反馈，放大器对管子自身的非线性变得不那么敏感了。我们经常用这种源极退化

的拓扑来扩展输入信号的线性范围，或者做精度要求比较高的V-I转换电路。

Q17：共源共栅（Cascode）放大器结构的主要优点是什么？它是如何从原理

上提高输出阻抗的？

答题分析：

考察频率：★★★★★

考察点：考察核心电路结构

答题思路：两大优点：极大提高输出阻抗从而提升增益、屏蔽米勒效应拓宽带宽。原理解

析：共栅管把底层共源管的微小电流波动进行了阻抗放大，利用反馈压制了源节点电压的

波动。

避坑点：只答出“增益变大”，没指出其实质是“输出阻抗呈本征增益倍数提升”；漏掉抑制

米勒效应这个高频应用上的关键优点。

参考回答：

共源共栅结构在模拟设计里绝对是明星拓扑，它的两大核心优点就是能大幅提升单

级增益，并且能很好地隔离米勒效应来扩展电路带宽。

它提高输出阻抗的原理其实很精妙。在这个结构里，底层是一个共源管用来提供跨

导，上面串联着一个共栅管。当我们从最顶上的漏极往里看的时候，如果漏极电压

发生一点微小的变化，这个变化想要向下传导，就会碰到共栅管。共栅管的栅极是

固定偏置的，它会把底下的节点电位给“钳位”住。

通过这种负反馈机制，底下的电流其实很难产生大的波动。从宏观公式推导来看，

顶层的输出阻抗就变成了底层管子输出电阻ro，乘上顶层管子的本征增益(gm*ro)。

这就相当于把阻抗放大了几十上百倍。

这种结构不仅增益高，因为上面的共栅管隔绝了底层管子漏极和输入端的直接连

接，底层管子的米勒效应被严重削弱了。所以我们在设计高速高增益的单级运放

时，比如Folded-Cascode架构，这个原理是整个电路能跑起来的理论基石。

Q18：差分放大器相较于单端放大器有哪些不可替代的核心优势？

答题分析：

考察频率：★★★★★

考察点：考察基础理论

答题思路：三大核心优势：抑制共模噪声（电源噪声、衬底噪声）、增加输出电压摆幅

（翻倍）、消除偶次谐波失真（改善线性度）。

避坑点：只泛泛地说“抗干扰”，不能具象到环境噪声（如电源纹波）共模抑制的物理机制

上；没提对输出摆幅的实质性扩展。

参考回答：

差分放大器在如今的集成电路设计中几乎占据了统治地位，相比于普通的单端放大

器，它有几个非常明显的硬核优势。

首先也是最重要的，它拥有极强的抑制共模干扰能力。在芯片内部，像电源的波动

纹波，或者数字电路通过衬底传导过来的时钟噪声，通常会同时叠加在差分对的两

个输入端上。因为差分结构只对两个输入端的差值进行放大，这些同向波动的共模

噪声在尾电流源的钳位下，会在输出端相互抵消，这大大提高了电路在复杂环境下

的信噪比。

其次，差分结构让输出电压摆幅直接翻倍了。单端输出的电压被限制在电源和地之

间，而全差分电路的输出是两端电压相减，这就让可用的电压信号空间变成原来的

两倍，在现在低电源电压的先进工艺里，这非常宝贵。

另外还有一个容易被忽略的好处，就是它能有效抑制偶次谐波失真。因为差分电路

天然的对称性，正负半周期的非线性会在相减的过程中抵消掉一部分，这让整个放

大器的线性度相比单端结构有了质的飞跃。

Q19：请简述共模抑制比的物理定义，在差分对设计中如何有效提高CMRR？

答题分析：

考察频率：★★★★★

考察点：考察核心指标理解

答题思路：定义为差模增益与共模增益的比值，反映提取有用信号并屏蔽环境噪声的能

力。提高手段：增大尾电流源的输出阻抗（采用Cascode），提高两边分支的匹配度。

避坑点：公式背得出，但不知道在实际版图和电路里，其实“器件失配”才是拉低真实

CMRR的罪魁祸首。

参考回答：

共模抑制比，简称为CMRR，它的物理定义是放大器的差模电压增益和共模电压增

益的比值。在实际应用里，它衡量的是这个电路在放大有用差分信号的同时，屏蔽

掉那些无用的环境共模噪声的能力。这个值越大，说明电路抗干扰的能力越强。

在具体设计差分对时，想要有效提高CMRR，有两个主要的突破口。第一是从电路

拓扑层面，我们要拼命减小共模增益。因为共模增益的大小直接反比于尾电流源的

输出阻抗，所以我们经常会抛弃简单的单管电流源，改用共源共栅电流源来提供偏

置。尾部阻抗提上去了，共模信号就很难转化为输出波动，CMRR自然就高了。

第二是从版图和器件匹配层面入手。现实中，即便理论设计得很完美，如果差分对

两边的管子或者负载存在工艺偏差不对称，共模信号就会有一部分转化为差模信号

漏出去。

所以在画版图的时候，我们必须严格采用交叉指状这种对称布线，并且保证两边器

件的周围环境完全一致。尽量减小这种工艺带来的系统性失配，才是保证芯片流片

后依然有高CMRR的关键手段。

Q20：什么是电流镜？画出基本的电流镜电路，并说明沟道长度调制效应对其电

流复制精度的影响。

答题分析：

考察频率：★★★★★

考察点：考察基本模块

答题思路：电流镜是利用MOS管Vgs相同的原理按比例复制电流的模块。当两边漏极电压

不一致时，沟道长度调制会导致输出电流偏离设定比例。

避坑点：只提宽长比，忽略两边Vds不同带来的致命误差；没提到实际设计时会故意加长

沟道L来缓解这个问题。

参考回答：

电流镜是模拟集成电路里用来偏置电路的“心脏”模块。它的基本拓扑是把两个管子

的栅极接在一起，源极也接在一起。其中一个是接成二极管形式的参考管，流过预

设的参考电流；另一个是输出管。因为它们的栅源电压完全相同，理论上只要按比

例调整它们的宽长比，就能精确地复制出想要的偏置电流。

但在实际情况中，电流的复制精度会受到沟道长度调制效应的严重干扰。参考管的

漏极和栅极是短接的，电压固定；但输出管的漏极往往连接着其它放大电路，电压

会随着信号来回波动。

一旦输出管的漏源电压和参考管不相等，沟道长度调制效应就会让输出管的实际沟

道变短，等效输出电阻下降。这就导致即便两边管子的尺寸比例完全一致，输出电

流也会比预期大一些，电压波动越大，电流复制得越不准。

在做工程设计时，为了压制这个效应，除了采用Cascode等高级结构强制两边漏端

电压相等，最常规的做法就是把电流镜管子的沟道长度L画得比最小尺寸大好几

倍，从而把非理想影响降到最低。

Q21：如何设计一个宽摆幅共源共栅电流镜？简述其偏置电压的设计思路。

答题分析：

考察频率：★★★★

考察点：考察进阶电路设计

答题思路：解决传统Cascode消耗两个过驱动电压加一个阈值电压的痛点，宽摆幅只需消

耗两个过驱动电压。思路是通过额外的偏置支路，精准提供Vgs+Vdsat的栅压。

避坑点：说不清传统Cascode为什么摆幅受限；在解释偏置电压分配时把各个管子的宽长

比推导关系搞混。

参考回答：

传统的共源共栅电流镜虽然输出阻抗极高，但有个致命缺点，就是它在输出端会消

耗掉一个过驱动电压加上一个完整的阈值电压。在现在低压工艺里，这会严重压缩

放大器的输出电压摆幅。宽摆幅电流镜就是为了解决这个痛点设计的。

宽摆幅架构的核心思路是压榨每一滴电压空间。它能让输出端的两个管子刚好都卡

在饱和区的边缘。这样输出端最低只需要消耗两个过驱动电压就能正常工作，把那

个多余的阈值电压给省下来了。

在具体的偏置设计上，重点在于怎么给顶层的共栅管提供一个恰到好处的栅压。我

们通常会额外增加一条偏置支路，利用四个管子精心配置宽长比。

通过调节尺寸比例，让偏置支路产生一个刚好等于一个管子的栅源电压，再加上底

层管子过驱动电压的固定电位。把这个电位喂给顶层管子的栅极，就能确保底下的

共源管正好分到一个过驱动电压。这样整个模块既维持了极高的阻抗，又最大限度

释放了输出动态范围，这在低压运放设计里是必考题。

Q22：运算放大器的增益带宽积（GBW）恒定不变吗？这个结论在什么特定条

件下才成立？

答题分析：

考察频率：★★★★★

考察点：考察核心算法理论

答题思路：不是绝对恒定。只有在“单极点系统”或“主极点占绝对主导且次极点远在高

频”的情况下，增益随着频率以-20dB/dec滚降，GBW才是一个常数（等于gm/2πC）。

避坑点：不假思索地回答“是恒定的”；不清楚GBW的物理表达式是由跨导和补偿电容决定

的。

参考回答：

运算放大器的增益带宽积恒定不变，这个说法并不绝对，它是一个有严格前提条件

的理论近似。在实际的复杂运放中，它其实是会变化的。

这个结论只有在一个完美的一阶单极点系统中，或者是在多级放大器里通过补偿，

让低频主极点占据绝对主导地位，而次级极点被推到非常高的高频时，才算成立。

在这种情况下，运放的开环频率响应曲线在主极点之后，会非常规律地以每十倍频

下降20分贝的速度滚降。

在这个呈直线下降的斜坡上，你随便挑一点，把它的增益和对应的频率乘起来，确

实是一个常数，这个常数在物理上刚好等于输入对管的跨导除以补偿电容。

但是，如果信号频率高到了接近次级极点，或者运放内部本身就存在零极点对的干

扰，这条滚降曲线就不会再维持那条完美的直线了，相位和幅值都会发生剧烈变

化。这时候你去测不同频率下的增益带宽积，就会发现它并不是恒定不变的。我们

在做高速系统设计时，必须盯着真实的波特图看，不能盲目套用恒定的公式。

Q23：运放的压摆率（SlewRate）由什么决定？如何在不增加静态功耗的前提

下提高压摆率？

答题分析：

考察频率：★★★★★

考察点：考察性能优化逻辑

答题思路：由尾电流源的最大充放电电流和补偿电容/负载电容决定（SR=I_tail/

C_c）。不增加静态功耗提SR，可用ClassAB输出级，或引入自适应偏置/动态偏置技

术。

避坑点：跟小信号带宽混淆，没意识到压摆率是大信号非线性充电过程；只知道加大电

流，不符合“不增加静态功耗”的限制条件。

参考回答：

压摆率描述的是运算放大器在遇到大信号跳变时，输出端电压响应的最大变化速

度。它本质上是一个大信号下的非线性现象，由给负载电容或者内部密勒补偿电容

充放电的最大可用电流决定。公式上非常直白，就是尾电流源的恒定总电流除以电

容的大小。

在常规结构里，想提高压摆率只能简单粗暴地加大尾电流，但这直接拉高了芯片的

静态功耗。如果题目要求不能增加静态功耗，我们就得在电路架构上动脑筋。

一种非常有效的做法是把输入端或者中间级改成AB类（ClassAB）结构。在小信

号或者静态时，电路只维持很小的偏置电流，功耗极低；但一旦有大信号输入，AB

类结构能瞬间动态提供比静态偏置大几十倍的瞬态电流来给电容猛烈充电，压摆率

瞬间拔高。

另外一种手段是加入自适应偏置电路。也是通过检测输入信号的幅度，只在检测到

大信号跳变的一瞬间，触发额外的辅助支路去加大核心管子的偏置电流，等电压建

立完成后再恢复低功耗状态，这就是工程设计里非常巧妙的动态折中。

Q24：简述深度负反馈对放大器闭环增益、带宽、输入阻抗和输出阻抗的具体影

响。

答题分析：

考察频率：★★★★★

考察点：考察反馈理论

答题思路：闭环增益下降且对内部参数不敏感；带宽展宽为原来的(1+AF)倍；阻抗根据

采样和混合方式变化（串联输入提高输入阻抗，并联降低；电压输出降低输出阻抗，电流

提高）。

避坑点：笼统回答“改变阻抗”，说不清串联反馈和并联反馈对阻抗完全相反的改造效果；

不理解深度负反馈增益只由外部无源器件决定的工程意义。

参考回答：

引入深度负反馈是模拟电路里让系统变得稳定可控的最强手段，它对放大器各个核

心指标都有着系统性的改造。

首先是闭环增益，它会大幅下降。在深度反馈下，放大器的整体增益几乎完全脱离

了内部容易受工艺波动影响的晶体管参数，而是仅仅由外部那几个反馈电阻或者电

容的比例决定。这让电路拥有了极高的一致性和温度稳定性。同时，增益虽然降

了，但带宽却得到了实打实的展宽，闭环带宽会被拓展到开环带宽乘以反馈深度的

倍数。

至于对阻抗的影响，那得看具体的反馈拓扑。如果是电压采样，比如把输出电压引

回来反馈，它会极大地降低输出阻抗，让放大器带负载能力更强；如果是电流采

样，则会提高输出阻抗。

在输入端也一样，串联求和的方式会成倍提高输入阻抗，不从前级抢信号；而并联

求和则会大幅降低输入阻抗。所以在设计跨阻放大器或者仪表放大器时，我们会根

据需要接入不同形态的反馈网络，精准拿捏阻抗匹配。

Q25：什么是环路增益？如何使用断环法或Middlebrook法在EDA仿真中准确

测量环路增益与相位裕度？

答题分析：

考察频率：★★★★★

考察点：考察仿真与分析方法

答题思路：环路增益是指信号绕反馈环路一圈后的增益。简单断环会改变DC工作点和AC

阻抗负载；引入Middlebrook法（加AC大电感阻断AC/导通DC，加AC大电容耦合AC/阻

断DC）或者stb仿真模块来精准提取。

避坑点：只懂理论不知道怎么在Cadence里跑仿真；直接说“物理切断一根线”，忽视了断

环会导致直流工作点崩溃和负载丢失的致命错误。

参考回答：

环路增益通俗点说，就是假设我们在闭环系统中把反馈通路切断，信号从断点处输

入，绕着整个放大器和反馈网络跑完一整圈，最后回到断点处的电压或者电流放大

倍数。它决定了闭环系统的稳定性和误差精度。

在EDA工具里仿真测量它时，直接把线剪断是绝对不行的，因为这不仅会彻底毁掉

放大器的直流工作点，还会把环路原本前后的交流负载阻抗给破坏掉，测出来的波

特图全都是错的。

所以在过去，我们经常用到Middlebrook双注入法或者用大电感大电容来做隔离。

比如在反馈回路上串联一个超大感值的电感，并联一个超大容值的电容。直流状态

下电感短路，不影响偏置点建立；交流仿真时电感开路把环断开，电容短路把测试

信号注入进去，这就巧妙地实现了“交流断环、直流闭环”。

当然，现在做CadenceVirtuoso仿真，最规范和普遍的做法是直接在环路上插入

一个iprobe元件，然后跑stb仿真。工具会自动运用底层算法完成不破坏负载的增

益和相位提取，直接看相位裕度非常精准高效。

Q26：放大器系统中的相位裕度一般要求达到多少？为什么？相位裕度不足时电

路会有什么表现？

答题分析：

考察频率：★★★★★

考察点：考察稳定性分析

答题思路：点出60度的工程折中标准。说明在60度时建立时间最短，过冲处于合理范

围。相位裕度不足会导致时域振铃，跌到零度会彻底自激振荡。

避坑点：只给数字不说理由；忽略了追求过大裕度（如90度）反而会拖慢响应速度和牺

牲带宽的工程代价。

参考回答：

放大器系统中的相位裕度一般要求至少达到60度。这是行业内经过反复验证得出的

工程折中标准。在闭环系统里，如果相位裕度正好是60度，系统的阶跃响应在建立

时会有大概百分之十左右的微小过冲，随后能非常快地稳定下来，建立时间最短，

响应速度最优。

如果为了追求更稳，把它做到接近90度，系统响应就会变得像一阶系统那样平缓，

完全没有过冲，但这会拖慢整个电路的响应速度，还会牺牲掉原本可以利用的带

宽。

当相位裕度不足的时候，比如掉到了45度甚至更低，电路就会表现出明显的不稳

定。在时域上看，输出信号在跳变后会产生持续很久的震荡波纹，也就是常说的振

铃现象，迟迟无法稳定在目标电压上。

如果裕度继续恶化跌到零度，整个负反馈就彻底变成了正反馈。这时候不需要外界

给输入信号，电路自己就会在特定的高频点上持续自激振荡，这在实际流片中是灾

难性的。我们在跑后仿时会预留更多的裕度，来对抗各种寄生电容的干扰。

Q27：什么是极点分离技术？它是如何通过米勒补偿电容实现两级运放稳定的？

答题分析：

考察频率：★★★★★

考察点：考察频率补偿核心机制

答题思路：解释米勒补偿引入前后极点位置的改变。前级极点被放大的密勒电容推向极低

频作为主极点，后级极点由于输出端阻抗变小被推向高频。

避坑点：背混极点的移动方向；只说主极点变小，忘记说次级极点被推向高频这一同样关

键的“分离”动作。

参考回答：

极点分离技术是两级运算放大器里用来稳定环路的经典手段。两级运放本身存在两

个距离很近的低频极点，这很容易让相移快速越过180度导致系统不稳定。

我们在这两级之间跨接一个密勒补偿电容，就能非常巧妙地把这两个极点推向不同

的方向。前面讲过米勒效应会把这个跨接的电容放大，等效到第一级的输出端。这

就人为制造了一个非常巨大的容值，把原本的第一级极点强行往低频方向拉，形成

了一个极低频率的主极点。

与此同时，这个补偿电容在高频下相当于短路，它把第一级的输出和第二级的输出

连在一起，相当于降低了第二级输出节点的等效交流阻抗。这就把第二级的那个次

级极点往更高频的方向远远推开了。

经过这么一拉一推，原本挨得很近的两个极点被彻底分开了。主极点掌握了整个带

宽内的滚降节奏，保证在增益降到零分贝之前，次级极点还没来得及产生严重的相

位延迟。这就让两级运放表现得像个单极点系统，从而获得了充足的相位裕度。

Q28：在两级运放的密勒补偿中，引入右半平面零点的物理原因是什么？通常采

用什么方法消除它？

答题分析：

考察频率：★★★★

考察点：考察零极点分析

答题思路：原因是补偿电容引入了前馈通路，高频信号直接漏到输出端。危害是增加相位

延迟。工程解法有两种：串联调零电阻或加源极跟随器阻断前馈。

避坑点：讲不清“前馈电流”是怎么形成的；不知道调零电阻除了消除右半平面零点，还可

以把它挪到左半平面抵消次主极点。

参考回答：

在两级运放里做密勒补偿时，跨接的那个电容不仅参与了反馈，还无意中提供了一

条前馈通路。高频信号能直接穿过这个电容，绕过第二级放大管跑到输出端去。这

就导致输出电流有一部分是直接馈通过来的，这种前馈机制在数学表达式上就产生

了一个右半平面零点。

这个零点很不讨喜。普通的左半平面零点能帮我们提升相位，但右半平面零点不仅

会让高频增益降不下来，还会像极点一样带来额外的相位延迟。这等于是在原本就

很紧张的相位裕度上雪上加霜，严重拖累电路的稳定性。

在工程上为了消除这个影响，最常规的做法是在密勒电容上串联一个调零电阻。通

过精准调节这个电阻的阻值，我们可以把右半平面零点强行推到左半平面去，甚至

还能用它来抵消掉第二级的那个次主极点。

如果对电阻的工艺波动比较敏感，我们也可以在反馈回路上加一个单向导通的源极

跟随管。这种阻断结构彻底切断了前馈通路，从而把右半平面零点从根源上剔除

掉。

Q29：请列举并解释模拟集成电路中常见的噪声类型及其主要来源。

答题分析：

考察频率：★★★★★

考察点：考察噪声基础

答题思路：分三类展开说明。热噪声（晶格振动导致载流子随机运动，白噪声）；闪烁噪

声（氧化层交界面陷阱随机俘获/释放载流子，低频大）；散粒噪声（跨越势垒时的离散

性，双极管常见）。

避坑点：分不清不同噪声的频谱特性（比如不知道热噪声是平坦的，而闪烁噪声在低频占

优）。

参考回答：

在模拟集成电路中，我们打交道最多的主要是热噪声和闪烁噪声，偶尔还会遇到散

粒噪声。

热噪声是无处不在的，它的来源是导体或者半导体里面电子的随机热运动。只要环

境温度不是绝对零度，这些电子就会不规则地四处乱跑。表现在电阻或者MOS管的

沟道里，就是一种宽带的白噪声。它的频谱密度在很宽的频率范围内都是平坦分布

的，而且和温度直接相关。

闪烁噪声大家更习惯叫它粉红噪声或者1/f噪声。它主要出在MOS管的硅和二氧化硅

交界面上。因为工艺制造总是不完美的，交界面那里会有很多悬挂键形成的缺陷陷

阱。这些陷阱会随机捕捉和释放流经沟道的载流子，造成电流的微小波动。这种噪

声的特点是在低频时能量比较大，随着频率升高慢慢减弱。

散粒噪声在双极型晶体管或者反偏的PN结里比较常见，它是由于载流子跨越势垒时

的不连续性和离散性引起的。在纯CMOS工艺的导电沟道里，我们一般不太需要重

点关注它。

Q30：在设计低噪声放大器时，输入差分对管的宽长比通常应如何取舍以降低闪

烁噪声？

答题分析：

考察频率：★★★★

考察点：考察噪声优化策略

答题思路：闪烁噪声与器件栅面积（W*L）成反比。为降噪应增加面积。但增大L会拉低

跨导和带宽，故通常维持小L，大幅增加W。代价是输入寄生电容增大。

避坑点：只说“把面积画大”，不解释具体是怎么在W和L之间做权衡的；忽略增大W带来

的高频寄生电容代价。

参考回答：

设计低噪声放大器时，压制闪烁噪声是前期的重点任务。从闪烁噪声的物理模型公

式就能看出来，它的功率谱密度和输入管的栅面积，也就是宽长比里的宽度W乘上

长度L的乘积，是成反比例关系的。

想要降低这部分低频噪声，最直白的策略就是把输入差分对管的物理面积画得尽可

能大。面积越大，晶格交界面上的陷阱分布效应就会被平均掉，捕捉载流子带来的

电流扰动相对就变弱了。

但在实际给管子定尺寸的时候，我们要面临很现实的工程折中。如果为了面积去拉

长沟道长度L，管子的跨导会下降，整体的响应速度也会被严重拖累。所以我们通

常会保持在当前工艺节点下较小的L值，转而去成倍地增加管子的宽度W。

不过W增加太多也有代价，那会导致输入端的寄生栅电容急剧变大。这不仅会拉低

前级信号的输入阻抗，还会让高频性能受损。所以设计这类放大器，其实就是在特

定频段内，在噪声指标和高频带宽之间找一个平衡点。

Q31：运放输入失调电压的来源主要有哪些？在版图和电路层面分别如何减小失

调？

答题分析：

考察频率：★★★★★

考察点：考察失调消除

答题思路：源于工艺随机偏差（阈值电压、尺寸失配）。版图层采用共质心匹配布线加

Dummy。电路层采用修调电路或引入斩波/自稳零技术实时抵消。

避坑点：概念不清晰，把失调电压和噪声混为一谈；答不出版图以外的电路级校准技术。

参考回答：

运放的输入失调电压主要来自工艺制造带来的系统性偏差和随机失配。在流片过程

中，差分对两边的管子不可能做到百分之