基于动态局部可重构FPGA的容错技术研究

基于动态局部可重构FPGA的容错技术研究摘要针对重构文件的大小、动态容错时隙的长短、实现的复杂性、模块间通信方式、冗余资源的比例与布局等关键问题进行了分析。并对一些突出问题，提出了基于算法和资源多级分块的解决方法，阐述了新方法的性能，及其具有的高灵活性高、粒度等参数可选择、重构布线可靠性高、系统工作频率有保障的优点。关键词动态局部可重构；FPGA；容错技术一、引言随着现场可编程门阵列（FieldProgrammableGateArray，FPGA）技术的不断发展，FPGA以其研发周期短、研发成本低等优势，极大地提高了电子系统设计的灵活性和通用性，被广泛地应用在航天、通信、医疗、工控等各个领域。基于SRAM的现场可编程门阵列（FPGA）对于带电粒子的辐射特别敏感，尤其是近年来高密度集成芯片的出现，电路容量增大、操作电压降低使得它们在辐射环境下的可靠性降低。其中软故障是主要的故障，它是由粒子和PN结相互作用引起的一种暂态故障，软故障对在基于SRAM的FPGA上实现的电路具有特别严重的影响。因此，对基于FPGA的电子系统采取容错措施以防止此类故障的出现非常重要。通过对敏感电路使用三模冗余（TMR）方法并利用FPGA的动态可重构特性，可以有效的增强FPGA的抗单粒子性能，解决FPGA对因空间粒子辐射而形成的软故障。本文将对基于动态局部可重构FPGA的容错技术进行深入研究。二、FPGA的辐射敏感性及软故障问题基于SRAM的FPGA对于空间粒子辐射非常敏感，很容易产生软故障。软故障主要是由粒子和PN结相互作用引起的一种暂态故障，这种故障对在基于SRAM的FPGA上实现的电路具有特别严重的影响。近年来，随着高密度集成芯片的出现，电路容量增大、操作电压降低，使得FPGA在辐射环境下的可靠性进一步降低，软故障问题愈发凸显。在航天等辐射环境较为恶劣的领域，FPGA受到空间粒子辐射的概率大大增加，软故障可能导致系统出现错误的运算结果、数据传输错误甚至系统崩溃等严重后果。例如，在卫星的电子系统中，FPGA一旦出现软故障，可能会影响卫星的通信、姿态控制等关键功能，对卫星的正常运行造成极大威胁。三、动态局部可重构技术原理3.1动态可重构技术概述动态可重构技术是指对基于SRAM编程技术FPGA的全部或部分逻辑资源实现在系统运行时的动态功能变换。系统重构可分为静态系统重构和动态系统重构。静态系统重构指目标系统的逻辑功能静态重载，即FPGA芯片功能在外部逻辑的控制下，通过存储于存储器中不同的目标系统数据的重新下载，实现芯片逻辑功能的改变。而动态系统重构是指对于时序变化的数字逻辑系统，其时序逻辑的发生不是通过调用芯片内不同区域、不同逻辑资源来组合而成，而是通过对具有专门缓存逻辑资源的FPGA，进行局部和全局芯片逻辑的动态重构（或称修改）而快速实现。动态可重构FPGA内部逻辑块和内连线的改变，可以通过读取不同的SRAMbit数据来直接实现这样的逻辑重建，时间往往在纳秒量级，有助于实现FPGA系统逻辑功能的动态重构。由于对于空间电子系统来说影响最严重的是SEU等软故障，而软故障可以通过重构来解决，所以周期性地对配置存储器进行刷新可以实现对这类错误的修复。3.2局部可重构的优势局部可重构允许在不影响整个系统运行的情况下，对FPGA的部分区域进行重构。与全局重构相比，局部可重构具有以下显著优势：资源利用高效：在卫星等空间应用中，FPGA资源有限，局部重构可在不同时间为不同任务分配资源，避免全局重构对非故障区域的不必要影响，提高资源利用率。例如，卫星在执行不同任务时，可根据任务需求动态调整FPGA局部资源，完成图像采集、数据处理等任务，无需重新配置整个FPGA。降低功耗：仅对局部区域重构，减少了配置数据的传输和处理量，降低功耗。这在航天等对功耗严格限制的领域意义重大，能延长设备使用寿命，减少能源消耗。快速恢复：当检测到局部错误时，可迅速对受影响区域重构，隔离故障，恢复功能，减少系统停机时间。在通信系统中，若某区域因干扰出错，局部重构可快速修复，保障通信连续性。灵活性高：能根据系统实时需求和环境变化，灵活调整局部功能。如在智能交通系统中，可根据交通流量变化，动态重构FPGA局部逻辑，优化信号控制算法。四、现有容错技术分析4.1三模冗余（TMR）技术4.1.1TMR技术原理三重冗余技术的原理可以简单的理解为将同一个电路进行三次复制，然后对这三个电路的输出进行“多数投票”仲裁，将其中至少有两个相同的输出结果作为最终的输出。TMR是缓减SEU非常有效的技术，但当单粒子的能量足以引起三个单元中的两个同时发生SEU时，这种简单的TMR技术就会失效，但是这种情况发生的概率很低。所以TMR是现在比较有效且被大量使用的一种容错方法，被广泛用于防止由辐射引起的SEU对系统的影响。4.1.2TMR技术的局限性传统TMR技术虽然能有效提高系统在SEU影响下的可靠性，但存在诸多局限性。由于要实现额外的模块与布线，它对硬件资源以及功耗消耗较大，而且工作速度也受到影响。例如，在一些对硬件资源和功耗要求苛刻的便携式设备中，传统TMR技术的高资源消耗和高功耗特性可能使其无法适用。同时，由于电路的倍增使得功耗增大，而且由于表决器的存在以及其他一些额外的布线使得速度降低。当没有采用冗余的电路驱动采用三模冗余电路时需要通过额外的布线将一路信号扩展成为三路信号。因为逻辑电路和布线资源都对SEU敏感，所以这样的结果会降低系统可靠性。4.2其他相关容错技术除了TMR技术，还有一些其他的容错技术，如基于Retiming理论的方法、基于STARs的方法、基于遗传算法及设计空间搜索的容错方法等。基于Retiming理论的方法是建立在容错粒度较小的基础上的一种容错方法。它最初是针对静态电路以优化系统时钟为目的，且在整个电路设计过程中只使用一次。现在通过在FPGA中多次使用，改变触发器的位置以及增减触发器的数量可以达到重构的目的，并保证整个系统的功能稳定以及工作时序的协调。使用这种方法时，先根据约束条件生成一个Retiming矩阵，这个矩阵决定了触发器（FF）可能的各种布局。当电路出现故障时，通过调用矩阵的信息重新定位不同的FF以使电路恢复正常。这种方法主要的特点就是不改变系统的功能而改变系统的结构特性，重构策略简单。但该方法对电路的重构能力有限，容错能力受到一定限制，尤其对于永久故障则容错率较低。其次，当完成FF的重新配置后，电路需要一个初始化时间，这个时间随着电路规模的增大而增大，当电路的规模和复杂度增大时这种方式的重构将导致较大的系统开销，这样电路规模受到限制并且对接口布线要求较高。基于移动自检测区域（STARs）的动态容错技术，是一种基于FPGA的具有多种容错级别的在线容错技术。它不仅可以进行逻辑工作区域的容错，也可以进行布线区域的容错。基于STARs的方法，FPGA被划分为系统工作区和检测区，在检测区中进行内建自测试。若当前的被检测区完成被检测后STAR和相邻工作区的Slice交换位置，这样依次进行，最终STAR可以覆盖整个FPGA。其优势是，检测诊断总是在STAR中进行，不影响系统的工作，可以有充足的时间来进行精确的诊断和生成针对故障区的配置文件，并实现冗余。这种方法采用了动态系统时钟的概念，克服了一般容错方法中系统在整个寿命期工作在较低时钟频率下的缺点。但当STAR位置改变时，系统时钟必须停止以使STAR完成移动。系统时钟停止时，系统的工作状态必须被存储，并在系统时钟重新启动前被复制到新的工作区域。从STAR离开当前这个区域到下一次再检测这个区域的时间内，工作区电路可能出错，这个时间称为最坏的错误驻留时间。虽然基于STARs的方法，检测、诊断以及重构过程在理论上可以不影响系统工作，然而这也是它的缺点，不能对随时出现的错误进行容错。因此，必须考虑最坏的错误驻留时间，应该提高检测速度，而检测速度的提高会使STARs的移动速度提高。这导致检测区和工作区的交换频率增加，进而影响系统工作的连续性。基于遗传算法及设计空间搜索的容错方法，在重构容错的过程中，由于技术的多样性，同时会有多种可行的方案，而这很难通过人工来分析比较得到最优的解决方法。同时设计好的系统中必须有足够的存储量来存储针对不同故障的重构文件。因此提出了基于遗传算法的空间搜索技术。首先用硬件设计语言描述系统功能，当设计完成后，对其实现功能进行分析并产生一个向量图，节点表示功能单元，有向线段代表他们之间的链接。同时，对源文件进行综合来识别其资源使用量（包括Slice数量，块RAN数量等）和各个功能单元的特征，最终形成一个功能单元库。这个库里面也包含一些标准器件和一些基本单元。另外在设计过程中还需要生成器件特征库、技术库和参数库。系统工作时，先将原功能模块分成不同的组。然后根据参数要求在每一组内使用在技术库里选择的方法。遗传算法用来产生不同的可行的染色体，而染色体代表不同的处理方法。这种方法需要设计者在前期作出大量工作，例如，遗传算法的设计，约束条件以及各库的形成。其中遗传算法的设计和参数设定是关键，同时系统需要较强的计算能力，系统开销较大。不过其所需配置文件存储量较小，解决方法多样，能产生出最优的解决方案。五、基于动态局部可重构FPGA的容错技术实现5.1结合动态局部可重构与TMR的改进方案为了克服传统TMR技术的局限性，可以结合动态局部可重构技术对其进行改进。TMR电路可以设计出具有检错和定位功能的表决器，当某个模块出错时，表决器的信号直接触发重构功能，动态地只对出错部分的电路进行重构。这样可以解决定时刷新时产生的时间和功耗问题，并为防止错误积累提供了解决途径。为了防止表决器出错，表决器可以采用对辐射不敏感的器件来实现而替代基于SRAM的材料，这样提高了表决器的稳健性。改进的表决器不再使用多数表决器对三个冗余模块的输出进行表决，而是将三个冗余模块相应的输出通过三态缓冲器和少数表决器后分别由FPGA的三个输出管脚输出，最后在印刷电路板（PCB）上“线或”为一个信号。少数表决器电路负责判断本冗余模块的信号是否是少数值，如果是少数值，则相对应的缓冲器输出高阻，如果不是，则使相应的信号正常输出。通过这种结合动态局部可重构与TMR的改进方案，可以在提高系统容错能力的同时，降低硬件资源的消耗和功耗，提高系统的工作速度和可靠性。5.2局部敏感电路TMR技术随着部分动态重构技术的出现，可以使用局部敏感电路TMR方法。以较小的粒度为步长，采用合理的布局布线实现TMR以达到要求的资源开销并得到最大的可靠性。由于资源有限，因此在无法实现全局TMR的情况下，对局部敏感电路进行TMR是一个较好的选择，可以在使用较少资源的情况下提高系统的可靠性。在实现局部敏感电路TMR技术时，需要着重于对那些可以相对更高地提高系统可靠性的模块应用TMR技术。此时表决器的数量和位置也是一个需要考虑的问题。由于采用三模冗余的模块前后需要额外的布线，而逻辑电路和布线资源都对SEU敏感，所以这样的结果会降低系统可靠性。为了选择需要进行三模冗余的模块并进行合理的布局布线，将系统出现的错误分为持续性错误和非持续性错误。持续性错误是指由SEU产生的改变了电路内部状态的错误；非持续性错误是指可以通过FPGA重构而消除的错误，而持续性错误在重构后依然存在。结合以上的分析，实施部分TMR的优先级别如下：第一级是会产生持续性错误的部分。第二级是会导致能产生连续性错误电路部分出错的电路，以降低TMR和非TMR之间的转换为准则。第三级是会产生持续性错误电路的前向部分，同样以降低TMR和非TMR之间的转换为准则。第四级是与会产生持续性错误电路部分独立的部分。可以通过静态分析来对电路进行划分。这里存在的问题是在标准的全局TMR中，所有的输入、输出以及时钟都进行了三模冗余，而使用部分TMR时，对I/O以及时钟的冗余有可能不能被实现。和没有采用TMR的逻辑电路一样，没有进行TMR的时钟和I/O同样可以产生不能被检测的错误。5.3基于算法和资源多级分块的方法针对动态容错粒度的选取、冗余资源的比例与布局等问题，提出基于算法和资源多级分块的方法。在这种方法中，粒度、冗余资源比例等多项参数可以选择，重构时没有模块间布线的要求，能有效保障系统工作频率。该方法的实现过程如下：首先，对系统进行算法分析，根据不同的功能和可靠性要求，将系统划分为多个不同级别的模块。然后，针对每个级别的模块，根据其重要性和故障发生的概率，合理分配冗余资源。在进行资源分配时，考虑到不同模块对硬件资源的需求不同，采用多级分块的方式，将FPGA的资源划分为不同的块，每个块对应不同级别的模块。这样可以在保证系统可靠性的前提下，最大限度地提高资源利用率。例如，对于关键的核心模块，可以分配较多的冗余资源，并采用较小的容错粒度，以提高其容错能力；而对于一些非关键的辅助模块，可以分配较少的冗余资源，并采用较大的容错粒度，以降低硬件资源的消耗。通过这种方式，可以实现系统在可靠性和资源利用率之间的平衡。六、实验验证与结果分析6.1实验设计与搭建为了验证基于动态局部可重构FPGA的容错技术的有效性，设计并搭建了实验平台。实验采用Xilinx的Virtex系列FPGA作为实验载体，构建了一个包含多个功能模块的数字系统。在实验中，通过模拟空间粒子辐射环境，利用故障注入工具向FPGA中注入软故障，观察系统在不同容错技术下的运行情况。实验设置了多种故障场景，包括单粒子翻转（SEU）、多比特翻转（MBU）等，以全面测试系统的容错能力。同时，为了对比不同容错技术的性能，分别对传统TMR技术、结合动态局部可重构与TMR的改进方案、局部敏感电路TMR技术以及基于算法和资源多级分块的方法进行了实验验证。6.2实验结果与性能评估实验结果表明，传统TMR技术虽然在一定程度上能够提高系统的容错能力，但由于其对硬件资源和功耗的高消耗，系统的整体性能受到了较大影响。而结合动态局部可重构与TMR的改进方案，在出现故障时能够快速检测并定位故障模块，通过动态重构及时修复故障，有效地提高了系统的容错能力，同时降低了硬件资源的消耗和功耗，系统的工作速度也得到了一定程