《EDA技术及应用》试卷含答案

《EDA技术及应用》试卷含答案一、单项选择题（每题2分，共20分）1.EDA技术的中文全称是？A.电子设计自动化B.计算机辅助设计C.集成电路设计D.嵌入式系统设计2.下列器件中，掉电后配置信息会丢失的是？A.基于Flash工艺的CPLDB.基于SRAM工艺的FPGAC.PAL器件D.GAL器件3.VerilogHDL的基本设计单元是？A.进程B.模块C.实体D.函数4.下列关于功能仿真的描述，正确的是？A.考虑器件的延时特性B.仅验证逻辑功能的正确性C.是布局布线后的仿真D.可以检测建立时间violation5.FPGA的基本逻辑单元是？A.与或阵列B.查找表（LUT）和触发器C.宏单元D.乘法器6.VerilogHDL中，assign语句属于哪种赋值方式？A.连续赋值B.过程赋值C.阻塞赋值D.非阻塞赋值7.按照抽象程度从高到低排序，下列IP核类型顺序正确的是？A.软核、固核、硬核B.硬核、固核、软核C.软核、硬核、固核D.固核、软核、硬核8.下列Verilog关键字中，不可被综合的是？A.alwaysB.initialC.assignD.if9.数字系统设计中，“综合”的核心作用是？A.将HDL代码转换为门级电路网表B.验证逻辑功能的正确性C.将网表映射到具体器件的物理位置D.生成编程文件10.下列状态机类型中，输出仅与当前状态有关的是？A.米利（Mealy）型B.摩尔（Moore）型C.单进程状态机D.多进程状态机二、判断题（每题1分，共10分）1.VerilogHDL中，reg型变量对应的硬件一定是寄存器。2.CPLD基于乘积项结构，适合实现复杂的组合逻辑。3.同步复位的抗干扰能力优于异步复位，且不会出现亚稳态问题。4.阻塞赋值（=）适合在组合逻辑always块中使用，非阻塞赋值（<=）适合在时序逻辑always块中使用。5.FPGA的配置方式仅支持主动串行（AS）一种。6.行为级描述的抽象程度高于门级描述，且可综合性一定优于门级描述。7.竞争冒险是组合逻辑电路中可能出现的毛刺现象，与时序逻辑无关。8.IP核复用是EDA设计中提高开发效率、降低风险的重要手段。9.时序仿真中，若输出结果与功能仿真不一致，一定是逻辑功能设计错误。10.自顶向下（Top-Down）设计方法是从系统整体功能出发，逐层分解到底层模块的设计方法。三、填空题（每空1分，共20分）1.典型的EDA数字系统设计流程主要包括__、、、__、编程配置五个核心阶段。2.VerilogHDL的三种描述风格分别是__、、__。3.按照存储工艺划分，CPLD多采用__工艺，掉电后配置信息不丢失；主流FPGA多采用__工艺，掉电后配置信息丢失。4.VerilogHDL中，过程赋值分为两类：组合逻辑常用__赋值，时序逻辑常用__赋值。5.状态机按输出与输入的关系可分为__型和__型两类。6.消除组合逻辑竞争冒险的常用方法有__、、__（答出三种即可）。7.IP核按实现形式分为三类，其中灵活性最高的是__，性能最稳定、可直接流片的是__。8.数字仿真中，测试平台（Testbench）的主要作用是____。四、简答题（每题5分，共20分）1.简述同步复位和异步复位的定义，并分别说明其优缺点。2.比较FPGA和CPLD的核心差异（至少答出4点）。3.简述功能仿真和时序仿真的区别与应用场景。4.什么是自顶向下（Top-Down）的设计方法？它有哪些优势？五、程序分析题（每题10分，共20分）1.阅读下列VerilogHDL代码，回答问题：modulecnt_test(

inputclk,

inputrst_n,

outputreg[3:0]q

);

always@(posedgeclkornegedgerst_n)begin

if(!rst_n)

q<=4'd0;

elseif(q==4'd9)

q<=4'd0;

else

q<=q+1'd1;

end

endmodule问题：(1)该电路是同步复位还是异步复位？复位信号是高电平有效还是低电平有效？（3分）(2)该计数器的模值是多少？计数范围是多少？（4分）(3)若要将该计数器修改为模16计数器，需要如何修改代码？（3分）答案：(1)异步复位（2分），低电平有效（1分）。解析：复位信号rst_n出现在always块的敏感列表中，与时钟沿无关，因此是异步复位；复位条件为!rst_n，即低电平时复位生效。(2)模值为10（2分），计数范围是4'd0~4'd9（0到9）（2分）。解析：当计数到9时，下一个时钟沿归零，共包含10个有效状态，因此模值为10。(3)删除elseif(q==4'd9)q<=4'd0;分支即可，4位计数器自然溢出即为模16计数器（或修改判断条件为q==4'd15，合理即可）。（3分）2.阅读下列组合逻辑电路的Verilog代码，回答问题：moduleglitch_test(

inputa,b,c,

outputy

);

assigny=(a&b)|(~a&c);

endmodule问题：(1)该电路是否存在竞争冒险？若存在，在哪种输入变化场景下会产生毛刺？（5分）(2)请给出两种消除该毛刺的具体方法。（5分）答案：(1)存在竞争冒险（2分）。当b=1、c=1，且a从高电平跳变为低电平时，输出y会产生负尖峰毛刺（3分）。解析：a信号的反相信号经过反相器延时，与原相信号到达或门的时间不同，会出现短暂的输出错误，产生毛刺。(2)消除方法：①增加冗余项：修改逻辑表达式为y=(a&b)|(~a&c)|(b&c)，增加b&c项覆盖毛刺场景；②输出端加小容量滤波电容，滤除尖峰毛刺；③引入同步时钟采样，在信号稳定后采样输出，避开毛刺区间。（每点2.5分，答出2点即可得满分）六、综合设计题（共10分）请用VerilogHDL设计一个3输入多数表决电路，功能要求：当2个及以上输入为高电平时，输出为高电平；否则输出为低电平。要求：1.模块名为voter3，端口包括3个1位输入a、b、c，1个1位输出y；2.可使用任意描述风格，代码需语法规范、可综合。modulevoter3(

inputa,

inputb,

inputc,

outputy

);

assigny=(a&b)|(a&c)|(b&c);

endmodule评分标准：-模块端口定义正确、语法规范：3分-逻辑功能正确、满足表决要求：5分-代码简洁可综合、风格良好：2分（采用行为级always块、门级原语描述实现功能正确，均可酌情得分）参考答案与解析一、单项选择题1.答案：A2.答案：B解析：基于SRAM工艺的FPGA配置信息存储在片内SRAM中，掉电后数据丢失，每次上电需要重新配置；CPLD、PAL、GAL多采用Flash或EEPROM工艺，掉电后信息可保留。3.答案：B解析：VerilogHDL以module（模块）为基本设计单元，VHDL的基本设计单元是实体。4.答案：B解析：功能仿真又称前仿真，不考虑器件延时，仅验证逻辑功能；时序仿真（后仿真）在布局布线后进行，包含器件延时信息，可检测时序违例。5.答案：B解析：FPGA基于查找表结构，基本逻辑单元由LUT和触发器组成；CPLD的基本单元是宏单元，基于乘积项结构。6.答案：A7.答案：A解析：软核是HDL代码形式，灵活度最高、抽象程度最高；固核是完成布局布线的网表；硬核是物理版图，抽象程度最低、性能最固定。8.答案：B解析：initial语句仅用于仿真测试，描述初始状态，无法对应实际硬件电路，因此不可综合。9.答案：A10.答案：B二、判断题1.答案：错误解析：reg是语法层面的变量类型，在组合逻辑的always块中使用时，对应组合逻辑输出，并非物理寄存器。2.答案：正确3.答案：错误解析：同步复位抗干扰能力更强，但复位信号不满足建立/保持时间时同样可能出现亚稳态。4.答案：正确5.答案：错误解析：FPGA支持多种配置方式，包括主动串行、被动串行、JTAG配置、主动并行等。6.答案：错误解析：行为级描述抽象程度更高，但部分行为级语法（如#延时、initial）不可综合。7.答案：正确8.答案：正确9.答案：错误解析：时序仿真结果与功能仿真不一致，可能是时序违例（如建立/保持时间不满足）导致的，并非一定是逻辑功能错误。10.答案：正确三、填空题1.答案：设计输入、功能仿真（前仿真）、逻辑综合、布局布线2.答案：行为级描述、数据流描述、门级描述（顺序可互换）3.答案：Flash/EEPROM、SRAM4.答案：阻塞（=）、非阻塞（<=）5.答案：摩尔（Moore）、米利（Mealy）（顺序可互换）6.答案：增加冗余项、输出端加滤波电容、采用同步时序采样（或引入格雷码编码、加选通信号等，合理即可）7.答案：软核、硬核8.答案：为待测试设计提供输入激励，验证设计的功能与时序是否符合要求四、简答题1.答案：定义：同步复位指复位信号仅在时钟有效沿到来时才对电路生效；异步复位指复位信号不受时钟控制，只要复位有效就立即改变电路状态。（2分）同步复位优点：抗干扰能力强，不易受毛刺影响，利于时序分析；缺点：复位信号需满足建立保持时间，部分器件内部触发器无同步复位端口会增加额外逻辑资源。（1.5分）异步复位优点：复位响应速度快，无需等待时钟沿，不额外占用组合逻辑资源；缺点：易受复位信号毛刺干扰，释放时易产生亚稳态。（1.5分）2.答案：(1)结构基础：CPLD基于乘积项与或阵列结构，FPGA基于查找表（LUT）结构；(2)集成度：CPLD集成度较低，适合中小规模逻辑；FPGA集成度高，适合大规模复杂系统；(3)存储工艺：CPLD多采用Flash/EEPROM工艺，掉电不丢失；FPGA多采用SRAM工艺，掉电丢失；(4)内部资源：CPLD触发器资源少、组合逻辑资源丰富；FPGA触发器资源丰富，适合实现时序逻辑；(5)布线方式：CPLD是集中式布线，延时固定可预测；FPGA是分布式布线，延时与布局布线相关。（每点1.25分，答出4点即可得满分）3.答案：区别：(1)仿真阶段不同：功能仿真是设计输入后的前仿真，时序仿真是布局布线后的后仿真；(2)是否考虑延时：功能仿真不包含器件延时、布线延时，仅验证逻辑功能；时序仿真包含真实的硬件延时信息，可检测时序违例；(3)仿真精度不同：功能仿真速度快、精度低，时序仿真速度慢、更接近真实器件运行情况。（3分）应用场景：功能仿真用