2026年大学生计算机组成原理期末考试押题试卷

2026年大学生计算机组成原理期末考试押题试卷考试时间：______分钟总分：______分姓名：______一、选择题（每题2分，共20分。下列每小题给出的四个选项中，只有一项是符合题目要求的。）1.下列哪一项不属于计算机硬件系统的基本组成部件？A.运算器B.存储器C.输入设备D.操作系统2.将二进制数1101转换为十进制数，结果是？A.12B.13C.14D.153.在计算机中，采用补码表示法的主要目的是？A.简化计算机的加法器设计B.增加数据的表示范围C.便于进行逻辑运算D.以上都是4.浮点数(-25.625)10的定点表示法（假设采用8位，1位符号，3位阶码偏移7，4位尾数）为？A.11001001B.11000110C.10101001D.101001105.采用直接映射方式存放于Cache中的主存块号为1000，若主存地址为2000H，则该地址对应的Cache块号是？A.0B.1C.2D.36.Cache的“写直达”策略与“写回”策略相比，其主要优点是？A.减少了主存写入次数B.提高了Cache命中率C.降低了系统复杂性D.增加了数据一致性7.在计算机系统中，总线按传输信息分类，不包括？A.数据总线B.地址总线C.控制总线D.系统总线8.采用程序查询方式处理I/O请求时，CPU的状态是？A.等待态B.处理态C.中断态D.DMA态9.指令系统中，采用寄存器寻址方式的指令，其操作数通常位于？A.主存中B.累加器中C.寄存器中D.输入/输出设备中10.CISC（复杂指令集计算机）和RISC（精简指令集计算机）的主要区别之一是？A.CPU速度B.指令数量和复杂度C.存储器层次结构D.并行处理能力二、填空题（每空2分，共20分。）1.计算机硬件系统的五大基本部件是运算器、______、存储器、输入设备和输出设备。2.在补码系统中，负数X的原码表示为[X]原，则[X]补=______。3.CPU的主要功能是执行指令、______和向各部件发出控制信号。4.Cache与主存之间的地址映照方式主要有直接映射、______和组相联映射。5.指令的寻址方式决定了本条指令的操作数来自______或寄存器。6.在CPU的数据通路中，累加器通常用于______中间结果。7.采用中断方式处理I/O时，CPU在执行指令的过程中会被______。8.总线宽度指的是总线上同时传送的______位数。9.浮点数由符号位、______和尾数三部分组成。10.冯·诺依曼结构计算机的特点之一是______。三、简答题（每题5分，共15分。）1.简述原码、反码、补码三种表示法在表示负数时的区别。2.解释什么是Cache的“冲突miss”。3.简述中断处理过程的主要步骤。四、计算题（每题10分，共20分。）1.已知某计算机Cache直接映射，共有128个块，主存共有4096个块。若主存地址为A=2D8H，Cache块大小为16字节。计算该主存地址对应的Cache块号以及其在Cache中的偏移量，并判断若该块在Cache中已命中，则访问该地址需要多少时间？（假设Cache访问时间为10ns，主存访问时间为100ns）2.某指令执行需要4个时钟周期，每个时钟周期为1ns。假设该指令的CPI（每条指令执行周期数）为4，CPU主频为2GHz。计算执行1000条该指令所需的时间。五、分析题（每题15分，共30分。）1.分析一个简单的4位二进制加法器（不考虑进位标志）的数据通路，说明加数、被加数以及和分别存储在哪些寄存器或存储单元中，并简述执行一次加法操作大致需要哪些步骤（以指令执行阶段划分）。2.假设某计算机采用单总线，CPU每次访问主存需要3个时钟周期。若改用DMA方式传输一个大小为1MB的数据块，DMA控制器获得总线控制权后传输每个字节的平均时间为10ns。比较在上述两种方式下传输完1MB数据所需的时间，并说明DMA方式的主要优势。试卷答案一、选择题1.D2.B3.A4.A5.B6.C7.D8.A9.C10.B二、填空题1.控制器2.[X]原+1（若符号位为0则为X本身）3.控制器4.全相联映射5.主存6.保存7.中断请求8.数据9.阶码10.计算机由运算器、控制器、存储器、输入设备和输出设备五部分组成（或冯·诺依曼结构的特点是采用存储程序工作方式）三、简答题1.解析：原码表示法中，最高位为符号位，0表示正，1表示负，数值部分与十进制数相同。反码表示法中，正数反码与原码相同，负数反码为原码除符号位外按位取反。补码表示法中，正数补码与原码相同，负数补码为原码按位取反加1。区别主要在于负数的表示和运算规则不同，补码能简化加减运算。2.解析：冲突miss指的是主存块号与Cache块号经过映射后，正好对应到Cache中一个已占用块的情况。即使该主存块需要调入Cache，也会因为地址冲突而无法直接调入，必须先替换掉Cache中已有的块，这种由于地址映射方式引起的miss称为冲突miss。3.解析：中断处理过程通常包括：①中断请求：外设发出中断请求信号。②中断判优（如有多个中断源）：CPU判断中断请求的优先级。③中断响应：CPU在当前指令执行完毕后，发出中断响应信号。④保护现场：CPU自动保存当前程序状态（如程序计数器PC和部分寄存器内容）。⑤中断服务：CPU跳转到中断服务程序入口，执行相应的中断处理代码。⑥恢复现场：中断服务程序执行完毕，恢复之前保存的程序状态。⑦中断返回：CPU返回到被中断的程序继续执行。四、计算题1.解析：Cache块号=主存地址/Cache容量。Cache容量为128块，即2^7块，主存容量为4096块，即2^12块。所以块大小为4096/128=32块。主存地址2D8H=101101001000B，前5位（10110）代表主存块号，后5位（10000）代表块内偏移。Cache共有128块，块号为0到127（7位）。Cache块号=10110B=22H。块内偏移=10000B=10H。若命中，访问时间为Cache访问时间10ns。答：Cache块号为22H，块内偏移为10H。访问时间为10ns。2.解析：执行时间=指令数量×指令执行周期数×时钟周期时间。执行时间=1000×4×(1/2GHz)=1000×4×(1/2×10^9)s=1000×4×0.5×10^-9s=2×10^-6s=2μs。答：执行1000条该指令所需的时间为2μs。五、分析题1.解析：一个简单的4位二进制加法器数据通路至少需要：一个加数寄存器（A），一个被加数寄存器（B），一个和寄存器（S），以及一个加法器（ALU）。执行一次加法大致步骤（以指令执行阶段划分）：①取指阶段：从内存中读取加法指令，指令操作数（加数、被加数地址）送入寄存器。②指令译码阶段：控制器识别是加法指令。③执行阶段：控制器发出信号，将寄存器A和B中的内容送入ALU，ALU执行加法操作，结果送入寄存器S。④写回阶段（若需要）：控制器将寄存器S中的和写回内存指定地址或寄存器。具体寄存器命名可能因机器而异。2.解析：单总线方式传输时间=访问主存次数×每次访问时间=1MB/(主存字节数/次)×3周期×时钟周期时间。假设主存按字节访问，主存字节数/次=1。传输时间=1MB×3×(1/2GHz)=2^20×3×(1/2×10^9)s=3×10^5×0.5×10^-9s=1.5×10^-4s=150μs。DMA方式传输时间=数据块字节数/DMA传输速率。DMA传输速率=1/平均传输每个字节时间=1/10ns=10^8Bytes/