FPGA综合试题及详细参考答案

FPGA综合试题及详细参考答案适用对象：电子信息、通信工程、微电子专业本科生、FPGA入门进阶考核题型设置：单项选择题、判断题、简答题、综合设计分析题总分：100分考试时间：90分钟考试说明：本试题涵盖FPGA基础架构、Verilog语法、时序约束、综合实现、常见工程问题及实操应用，侧重工程实操能力考察，无超纲内容。一、单项选择题（共15题，每题2分，共30分）1.FPGA的核心基本逻辑单元是（）A.晶体管B.CLB（可配置逻辑块）C.运算放大器D.寄存器2.以下不属于FPGA主要组成部分的是（）A.可编程逻辑单元B.可编程布线资源C.固定CPU内核D.可编程IO单元3.VerilogHDL中，可综合的变量类型是（）A.reg、wireB.integer、stringC.real、timeD.event、parameter4.组合逻辑电路设计中，最需要规避的问题是（）A.代码冗余B.变量重复定义C.产生锁存器D.模块嵌套5.时序逻辑电路中，建立时间（SetupTime）的定义是（）A.时钟信号到来前，数据需要提前稳定的最小时间B.时钟信号到来后，数据需要保持稳定的最小时间C.数据信号的最大延迟时间D.时钟信号的最小周期时间6.下列语句中，属于时序逻辑描述的是（）A.assigna=b+cB.always@(*)d=e&fC.always@(posedgeclk)q<=dD.assigny=x^z7.FPGA工程编译流程的正确顺序是（）A.综合→仿真→布局布线→下载B.仿真→综合→布局布线→生成比特流→下载C.布局布线→综合→仿真→下载D.综合→布局布线→仿真→下载8.关于阻塞赋值与非阻塞赋值，说法正确的是（）A.时序逻辑用阻塞赋值，组合逻辑用非阻塞赋值B.时序逻辑用非阻塞赋值，组合逻辑用阻塞赋值C.所有电路均可混用两种赋值方式D.只有仿真代码可使用阻塞赋值9.FPGA中PLL的主要作用是（）A.放大信号电压B.实现时钟倍频、分频、移相、抖动优化C.降低电路功耗D.优化布线延迟10.下列信号中，适合定义为wire型变量的是（）A.时序电路输出寄存器B.模块内部连线、组合逻辑输出信号C.过程块内迭代变量D.延时控制变量11.时序约束中，时钟约束的主要目的是（）A.限制IO电压范围B.告知工具时钟频率，优化布局布线、保证时序收敛C.减少代码占用资源D.提升仿真速度12.FPGA相对于MCU的最大优势是（）A.软件开发简单B.并行运算能力强、实时性高C.功耗更低D.成本更低13.模块实例化时，端口映射的正确原则是（）A.端口顺序、位宽、方向必须匹配B.仅需匹配端口名称C.位宽可随意不匹配D.输入输出方向可互换14.产生亚稳态的主要原因是（）A.时钟频率过低B.数据信号不满足建立时间或保持时间要求C.电源电压稳定D.布线距离过短15.以下哪项不属于FPGA静态时序分析（STA）的检测内容（）A.建立时间违例B.保持时间违例C.代码语法错误D.最大时钟频率约束二、判断题（共10题，每题2分，共20分，对的打√，错的打×）1.FPGA是一次性可编程器件，写入程序后无法重复擦写。（）2.Verilog中always@(*)语句用于描述纯组合逻辑电路，不会生成寄存器。（）3.非阻塞赋值<=是并行执行，阻塞赋值=是顺序执行。（）4.代码中if语句缺少else分支，一定会生成锁存器，属于组合逻辑设计缺陷。（）5.PLL可以对输入时钟进行任意倍频，不受芯片硬件参数限制。（）6.FPGA布局布线的作用是将综合后的逻辑网表映射到真实硬件资源并完成布线。（）7.跨时钟域信号传输可以直接直接打拍传输，无需做同步处理。（）8.parameter定义的参数可以在模块实例化时进行参数重写。（）9.时序收敛仅需要保证建立时间满足要求，保持时间无需关注。（）10.仿真可以验证代码逻辑功能，但无法完全替代时序分析和板级调试。（）三、简答题（共4题，每题7分，共28分）1.简述FPGA中锁存器产生的原因、危害以及规避方法。2.详细说明阻塞赋值和非阻塞赋值的区别及工程使用规范。3.简述跨时钟域信号传输的两大常见问题及对应的解决方法。4.简述FPGA完整工程开发流程，说明各阶段核心作用。四、综合设计与分析题（共2题，每题11分，共22分）1.阅读以下Verilog代码，判断电路类型，指出代码存在的问题并修改优化，同时说明优化理由。verilog

moduletest(

inputclk,

inputrst_n,

inputa,

inputb,

outputregout

);

always@(posedgeclk)begin

if(a==1'b1)

out=b;

end

endmodule2.某FPGA工程在编译后出现建立时间时序违例，请分析可能的硬件、代码、约束三方面原因，并给出对应的整改方案。详细参考答案及解析一、单项选择题答案及解析（每题2分，共30分）1.B解析：CLB可配置逻辑块是FPGA最基础的逻辑运算单元，由查找表、寄存器、多路选择器组成，是实现各类数字逻辑的核心硬件资源。晶体管是底层半导体单元，不属于FPGA逻辑架构单元。2.C解析：主流通用FPGA无固定CPU内核，带处理器的为SoCFPGA，不属于FPGA通用基础架构。FPGA标准架构包含可编程逻辑单元、可编程布线资源、可编程IO、时钟资源、存储资源等。3.A解析：reg、wire是可综合变量，能够映射为硬件电路；integer、string、real等变量仅用于仿真，无法被综合生成硬件逻辑。4.C解析：组合逻辑电路要求输入变化立即响应输出，无记忆功能。代码书写不规范易生成锁存器，引入记忆单元，导致组合逻辑时序紊乱、产生毛刺，是组合逻辑设计的核心禁忌。5.A解析：建立时间Tsu指时钟有效沿到来前，数据必须提前稳定的最小时间；保持时间Thd指时钟有效沿到来后，数据必须维持稳定的最小时间。6.C解析：以时钟边沿为敏感信号的always块描述时序逻辑，其余选项均为纯组合逻辑描述方式，无时钟触发、无寄存器寄存数据。7.B解析：标准FPGA开发流程为：功能仿真验证逻辑→代码综合生成网表→布局布线映射硬件资源→时序仿真与时序收敛→生成比特流文件→板级下载调试。8.B解析：工程通用规范：时序逻辑电路（寄存器、计数器、状态机）使用非阻塞赋值，模拟硬件并行更新特性；组合逻辑电路使用阻塞赋值，保证逻辑顺序执行、无冗余延时。9.B解析：PLL为锁相环，是FPGA专用时钟管理资源，核心功能是实现时钟倍频、分频、移相、滤除时钟抖动，为系统提供稳定、高精度时钟，不具备信号放大、降功耗功能。10.B解析：wire型变量用于连接各个逻辑单元，适配模块内部连线、组合逻辑输出；reg型变量用于时序逻辑寄存器输出，存储数据状态。11.B解析：时钟时序约束是告诉编译工具系统时钟的频率、相位等参数，工具根据约束标准优化布局布线，校验时序是否满足要求，实现时序收敛。12.B解析：FPGA基于硬件并行架构，可同时执行多组逻辑运算，实时性、并行性远优于串行执行的MCU，适合高速数据处理、实时控制场景。13.A解析：模块实例化端口映射必须保证端口方向、位宽、信号类型匹配，否则会出现语法报错或硬件逻辑异常，导致功能失效。14.B解析：亚稳态产生的核心原因是数据在时钟有效沿附近跳变，不满足建立时间、保持时间的时序要求，导致寄存器输出处于不稳定、未知状态。15.C解析：静态时序分析仅校验时序性能，包含建立/保持时间、最大频率、路径延迟等，代码语法错误在综合阶段即可检测，不属于时序分析内容。二、判断题答案及解析（每题2分，共20分）1.×解析：FPGA为可反复擦写的可编程器件，支持多次烧录程序、迭代修改逻辑，这是FPGA的核心优势之一。一次性可编程器件为CPLD部分型号、OTP芯片。2.√解析：always@(*)为组合逻辑专用触发方式，无时钟、无延时，逻辑输出随输入实时变化，仅生成组合电路，无寄存器、锁存器。3.√解析：阻塞赋值顺序执行，当前语句执行完毕后才会执行下一句；非阻塞赋值并行执行，所有语句同时更新，完全贴合硬件时序逻辑特性。4.√解析：组合逻辑if语句缺少else分支时，电路无法覆盖所有输入场景，工具会默认保持原有输出状态，生成锁存器，引入记忆功能，破坏组合逻辑特性。5.×解析：FPGA片内PLL倍频、分频范围受芯片硬件参数严格限制，超出参数范围会出现时钟不稳定、无法锁定、时序报错等问题。6.√解析：综合生成的是抽象逻辑网表，布局布线负责将网表逻辑映射到FPGA真实的CLB、IO、布线资源上，完成硬件物理实现。7.×解析：不同时钟域的信号频率、相位不同，直接传输极易产生亚稳态、数据采样错误，必须通过打拍同步、异步FIFO、格雷码转换等方式处理。8.√解析：parameter为可重载参数，可在模块实例化时通过参数重定义修改数值，适配不同应用场景，提升代码通用性。9.×解析：时序收敛需要同时满足建立时间和保持时间要求，建立时间保证高频运行稳定，保持时间保证数据采样可靠，任意一项违例都会导致电路功能异常。10.√解析：仿真仅能验证逻辑功能正确性，无法完全模拟板级布线延迟、电源噪声、硬件时序偏差，必须结合时序分析和板级调试完善设计。三、简答题答案（每题7分，共28分）1.锁存器产生原因、危害及规避方法答：（1）产生原因：仅出现在组合逻辑电路中，核心原因是代码逻辑分支不完整，if语句无else、case语句无default，电路无法覆盖所有输入工况，编译工具为保持输出稳定，自动生成锁存器记忆当前状态。（2）主要危害：锁存器属于异步时序单元，会导致组合逻辑产生延时、输出毛刺；破坏时序收敛，增加时序分析难度；占用额外硬件资源，降低电路稳定性，极易引发功能bug。（3）规避方法：组合逻辑if语句必须配套else分支；case语句必须添加default默认分支；所有输出变量在逻辑开头赋予初始值，保证所有工况下输出均有明确状态，无悬空场景。2.阻塞赋值与非阻塞赋值区别及工程规范答：（1）核心区别：阻塞赋值（=）顺序执行，语句执行过程会阻塞后续代码，执行完毕后才执行下一句，贴合软件顺序执行逻辑；非阻塞赋值（<=）并行执行，所有语句同时触发更新，贴合FPGA硬件并行工作特性。（2）工程使用规范：时序逻辑电路（计数器、寄存器、状态机、时序输出）统一使用非阻塞赋值，避免时序错乱；纯组合逻辑电路（数据运算、逻辑判断、组合输出）统一使用阻塞赋值，保证逻辑简洁高效；禁止在同一个always块中混用两种赋值方式，防止综合异常。3.跨时钟域传输问题及解决方法答：（1）核心问题：一是亚稳态问题，异步信号不满足目标时钟域的建立、保持时间，导致寄存器输出不稳定；二是数据漏采、多采问题，快慢时钟频率不匹配，导致数据采样错误、传输丢失。（2）解决方法：单比特低速信号跨域，采用两级寄存器打拍同步，抑制亚稳态；多比特并行数据跨域，使用格雷码转换，避免多位数据同时跳变产生误差；高速批量数据跨域，采用异步FIFO缓存，实现时钟域隔离，保证数据稳定传输。4.FPGA完整工程开发流程及核心作用答：（1）需求分析与方案设计：明确功能、时序、接口需求，划分模块架构，制定硬件设计方案，为代码开发奠定基础。（2）代码编写与模块设计：采用VerilogHDL分模块编写代码，实现各单元逻辑功能，保证代码模块化、可复用。（3）功能仿真：通过仿真工具验证代码逻辑正确性，排查逻辑bug，无需硬件参与，快速修正功能错误。（4）代码综合：将HDL代码转换为硬件逻辑网表，完成语法校验、逻辑优化、资源映射。（5）布局布线：将网表逻辑映射到FPGA真实硬件资源，完成布线规划，优化路径延迟。（6）时序约束与时序收敛：添加时钟、IO、延迟约束，通过静态时序分析排查时序违例，优化电路满足时序要求。（7）比特流生成与板级调试：生成可下载的配置文件，烧录至FPGA，进行硬件实测、功能调试、性能优化。四、综合设计与分析题答案（每题11分，共22分）1.代码问题分析与优化（1）电路判断：该代码为时序逻辑电路，以时钟上升沿为触发条件。（2）核心问题：①时序逻辑电路错误使用阻塞赋值=，违反工程规范，易导致时序错乱、仿真与综合结果不一致；②缺少复位逻辑，电路上电状态未知，输出初始值不稳定，极易出现上电异常；③if分支不完整，时钟触发时不满足if条件时，输出保持原值，虽为时序电路不会生成锁存器，但状态逻辑不严谨。（3）优化后代码：verilog

moduletest(

inputclk,

inputrst_n,

inputa,

inputb,

outputregout

);

always@(posedgeclkornegedgerst_n)begin

if(!rst_n)

out<=1'b0;

elseif(a==1'b1)

out<=b;

else

out<=out;

e