半导体器件物理 课件 第5章 小尺寸MOSFET的非理想效应

半导体器件物理第五章小尺寸MOSFET的非理想效应5.1影响阈值电压的非理想效应5.2影响直流特性的非理想效应5.3热载流子效应5.4其他一些非理想效应5.5MOSFET的等比例缩小5.1影响阈值电压的非理想效应5.1.1短沟道效应——漏源电荷分享模型5.1.2窄沟道效应5.1.3漏致势垒降低（DIBL）效应要点：5.1影响阈值电压的非理想效应本节将讨论直接影响MOSFET阈值电压的因素，包括源-漏耗尽区的电荷分享——短沟道效应、窄沟道效应以及漏致势垒降低（Drain-InducedBarrierLowering，DIBL）效应等。建立源漏电荷分享模型，推导出阈值电压漂移公式，理解阈值电压降低的物理机理及其影响因素了解MOSFET的窄沟道效应，理解阈值电压增加的物理机理理解DIBL效应的物理机制，推导出相应的阈值电压公式，掌握DIBL因子的确定方法5.1.1短沟道效应——漏源电荷分享模型源/漏电荷分享模型：根据栅和源衬、漏衬PN结共同分享沟道耗尽区电荷的概念来解释Vth

的降低。该模型将沟道耗尽区分为两部分，一部分由栅电压引起，另一部分由源衬、漏衬PN结引起。模型假设：1）衬底均匀掺杂，浓度为NBC；2）漏源电压VDS=0；3）源衬、漏衬pn结界面是半径为xj(结深)的圆柱形；4）源、漏端分享的沟道区电荷相等，栅控耗尽区的形状为梯形；5）反型时，沟道空间电荷区的电势差为2

FP，漏/源-衬结的内建电势也近似为2

FP，故源/漏-衬及沟道三处的耗尽区宽度基本相等(分别记为xsd、xdd和xm)5.1影响阈值电压的非理想效应可求出：从而得到：F1为电荷分享因子，表示沟道中栅控耗尽区电荷在总耗尽电荷中所占份额，F1<1。短沟道效应引起Vth的变化

沟道长度L：随L减小，

Vth增加，短沟道效应增强；栅介质厚度tox：随tox

增加，Cox

减小，则∆Vth

增加，短沟道效应变大；衬底掺杂浓度NBC：随NBC

增加，QBM增加 > xm的减小，从而∆Vth增加，短沟道效应越大；源/漏结结深xj：随xj

增加，短沟道效应变大。5.1.1短沟道效应——漏源电荷分享模型5.1影响阈值电压的非理想效应在沟道宽度方向，在薄栅氧化层和厚场氧化层之间存在一圆锥形的氧化层过渡区，当施加栅电压时，在此过渡区也会形成栅控耗尽区，引起附加耗尽区电荷∆Qw，当W与xm

相近时，∆Qw将使阈值电压增加：∆Vth(w)

= ∆Qw/Cox，这一现象称为窄沟道效应。一级近似：衬底浓度越低，沟道耗尽区越宽，故窄沟道效应越显著引用拟合系数ϑ来表示边缘扩展耗尽区宽度与原耗尽区垂直宽度的关系：宽度W越小，ϑ越大，沟道变窄效应越明显5.1.2窄沟道效应5.1影响阈值电压的非理想效应在全凹陷或沟槽隔离的器件中，由于场氧化物等隔离层被埋入衬底，得到了较平坦的氧化层表面，不存在过渡区，这种器件的Vth

随W减小而降低，称这种现象为反窄沟道效应。短沟道MOSFET随L缩短，阈值电压减小；窄沟MOSFET随W减小，阈值电压增大。5.1.2窄沟道效应5.1影响阈值电压的非理想效应当VDS

较高时，沿L方向的xm

不再是常数，从源到漏逐渐变化:在源端，V(

y)

= 0，xm

最小；在漏端，V(

y)

= VDS，xm

最大定义：对于短沟道器件，VDS将使源端势垒下降∆ϕ，从而引起阈值电压下降，在极端情况下，随VDS

增加，源漏耗尽区越来越靠近，引起从漏到源的电场穿通，使源端势垒降至最低。从源区注入沟道电子增加，导致ID

增大且不受栅控制，称该过程为漏致势垒降低（DIBL）效应。5.1.3漏致势垒降低（DIBL）效应5.1影响阈值电压的非理想效应DIBL效应就是增强的短沟道效应，即漏-衬PN结分享的电荷更多，则电荷分享因子可表示为：则受DIBL效应影响的阈值电压可写为：理论和实验均表明，Vth（DIBL）与VDS为线性关系：Vth

为VDS< 0.1V时的阈值电压，σ为DIBL因子

DIBL效应的大小通常也可由下面关系定义(V)(绝对变化)(相对变化)其中，V1 = 50 ~ 100mV，V2 = 1或1.5V

5.1.3漏致势垒降低（DIBL）效应5.1影响阈值电压的非理想效应影响DIBL效应的因素有：沟道长度L：L越小，Vth(DIBL)越小，DIBL效应越严重；栅介质厚度tox：tox越大，DIBL效应越严重；源/漏结结深xj：xj越大，DIBL效应越严重；衬底掺杂浓度NBC：NBC越高，DIBL效应越严重；体偏压VBS：

VBS

越大，DIBL效应越严重。

DIBL因子σ的经验方程：式中，

0，

1和m为常数，m一般在1~3之间亚阈电流对DIBL效应十分敏感5.1.3漏致势垒降低（DIBL）效应5.1影响阈值电压的非理想效应5.2影响直流特性的非理想效应5.2.1沟道长度调制（CLM）效应5.2.2迁移率调制效应5.2.3速度饱和效应5.2.4弹道输运效应5.2.5次表面穿通效应5.2.6短沟道MOSFET漏极电流模型5.2.7短沟道MOSFET的频率特性要点：5.2影响直流特性的非理想效应本节将讨论影响MOSFET直流特性的因素，包括沟道长度调制（CLM）效应、迁移率调制效应、速度饱和效应、弹道输运效应和次表面穿通效应等。最后，讨论短沟道MOSFET的漏极电流模型和频率特性。理解沟道长度调制效应的机理，建立相应的ID与VDS方程，求出

L和输出电阻，了解具有沟道长度调制效应时的输出特性曲线理解迁移率调制效应的机理，掌握表面垂直场及有效迁移率的计算公式理解速度饱和效应影响输出电流的内在机理，利用速度饱和模型推导出输出电流及漏源饱和电压公式了解弹道输运效应和次表面穿通效应了解短沟道MOSFET的漏极电流模型和频率特性定义：当VDS>(VGS

Vth)时，器件进入饱和区，沟道夹断，随VDS增加，漏-衬耗尽区向沟道横向扩展，导致夹断点向源端移动，使有效沟道长度Leff缩短(Leff=L

L，

L为耗尽区扩展宽度)，称这种效应为沟道长度调制(ChannelLengthModulation，CLM)效应(VDS=VDS–VDS(sat))饱和区漏极电流：

为沟道长度调制系数(单位为V-1):5.2影响直流特性的非理想效应5.2.1沟道长度调制（CLM）效应输出曲线的明显特征：将不同栅压下的曲线从饱和区沿反方向外拓，所有延长线交于

VDS轴的一点VEA(厄尔利电压)

饱和区的漏极电流随VDS线性增加，输出电阻为一有限值：由曲线可求出饱和区漏极电流：求导得到输出电阻为：比较得到：通过测量VEA可确定

。因

L

NA-1/2，故适当增加NA，可减小

，从而减弱沟道长度调制效应。5.2影响直流特性的非理想效应5.2.1沟道长度调制（CLM）效应正栅电压将吸引反型层中的电子向表面移动，但同时也受到耗尽区中电离受主杂质离子电荷的排斥，还会受到Si-SiO2界面固定正电荷的库伦作用，结果使载流子沿沟道呈现出曲折的运动路径(图b)，称为表面散射效应

→

减小载流子的迁移率VDS较低时VDS较高时5.2影响直流特性的非理想效应5.2.2迁移率调制效应有效电场：物理意义：因电力线中止于可动电子或离化的受主离子，大多数可动电子靠近Si/SiO2界面，它们基本上都要受到终止于所有受主离子的电力线的影响(见A)，正如QB所表示的项；另一方面，那些终止于界面附近可动电荷的电力线不会影响到处在它们下面运动的电子(见B)。在空间分布内的“平均”电子意味着一半处在上面，一半处在下面，即仅仅一半的反型电子电荷贡献给了有效场，正如第二项所示

VDS

很小时，Qn= - Cox(

VGS- Vth)，利用QB= - Cox(

Vth- VFB- 2ϕFP)，并令（VFB+ 2ϕFP）= VZ≈0.5V（经验常数），εs/εox≈3（Si和SiO2

系统），则得到简化的Eeff

公式:可以看到

eff仅是Eeff的函数，与NBC和tox无关5.2影响直流特性的非理想效应5.2.2迁移率调制效应当VDS较低时，在电路模拟中也可采用下列迁移率经验公式:

为散射常数一种简化形式的

eff表达式为:

为迁移率退化系数在SPICELEVEL=3和LEVEL=4级模型中，令

b=0，则

eff方程变为

为经验参数在SPICELEVEL=2级模型中，

eff的经验方程为式中，ut为拟合参数，其值在0~0.5之间，它表示漏源电压对电场的贡献；

对于n沟道器件约为0.25，对于p沟道器件约为0.155.2影响直流特性的非理想效应5.2.2迁移率调制效应速度饱和效应的分区模型：非饱和区：(SPICELEVEL=3和4级模型)或：5.2影响直流特性的非理想效应5.2.3速度饱和效应饱和区：由于载流子速度饱和，漏极电流也将达到饱和，其值低于理想模型的ID(sat)，相应的饱和漏源电压也低于理想模型的VDS(sat)，这是因为速度饱和时，沟道一般不会夹断，即速度饱和一般先于沟道夹断发生。由于速度并不随电场强度增加而增加，根据公式

d=

E，等效于迁移率在下降，这就是沟道横向电场(来自于VDS)对迁移率的调制效应。5.2影响直流特性的非理想效应5.2.3速度饱和效应随着MOSFET沟道长度L的缩短，两次碰撞之间的平均距离l将变得与L相当，这时长沟道理论已不适用。如果沟道长度进一步缩短使得L<l，则大部分载流子将不经历任何散射事件而从源运动到漏，载流子的这种运动即称为弹道输运；弹道输运意味着载流子比平均漂移速度或饱和速度运动更快，有利于提高器件工作速度。弹道输运出现在亚微米(L<1

m)器件，随着L减小到<0.1

m甚至nm量级，弹道输运现象将变得更重要。5.2影响直流特性的非理想效应5.2.4弹道输运效应像DIBL效应一样，次表面穿通与VDS对源端PN结势垒的影响有关。两者之间的区别在于次表面穿通发生在远离表面的衬底中在短沟道NMOSFET的沟道区，表面P区掺杂高于体内，使结耗尽区在表面下比在沟道区更宽。结果在足够高的VDS下，有可能漏-衬耗尽区与源-衬耗尽区在体内相连，发生次表面穿通，如图所示。一旦穿通发生，增加的VDS降低了源-衬势垒，导致毁坏性的漏极电流。减小DIBL和次表面穿通效应的方法是适当增加NBC、减薄tox或采用高k栅介质，以及减小源/漏结结深5.2影响直流特性的非理想效应5.2.5次表面穿通效应非饱和区漏极电流饱和区漏极电流或：饱和漏源电压或：饱和区的跨导F1为电荷分享因子

为QB中的平方根近似因子

和Vth通过F1与L和W相联系5.2影响直流特性的非理想效应5.2.6短沟道MOSFET漏极电流模型讨论：1）非饱和区漏极电流：在较低的漏压区，漏极电流退化主要由迁移率降低引起(Eeff增加，表面散射增强)，故用

eff代替了低场迁移率

0。显然，随VGS增加，迁移率的下降变得更严重2）饱和漏源电压：当LEsat>>(VGS–Vth)时，VDS(sat)收敛到长沟道器件的(VGS–Vth)；随L减小，VDS(sat)收敛到Lesat，同时tox的减小以及Eeff的相应增加，导致

eff减小，使得Esat增加(Esat

1/

eff)，从而VDS(sat)增加(VDS(sat)

LEsat)。2）饱和漏极电流：，L很小时，VDS(sat)

LEsat。随L进一步减小，VDS(sat)降低(若Esat不变)，

将增加，在极限情况，如果L

0，VDS(sat)

0，则

趋向一定值定义一理想因子K1为实际

与IDmax之比若K1=0.7，表明进一步减小L最多能增加器件的驱动电流~30%5.2影响直流特性的非理想效应5.2.6短沟道MOSFET漏极电流模型对于较薄栅介质的MOSFET，在深亚微米以下，K1随L减小上升更快，意味着减小L更有利于ID(sat)的提升减薄栅介质，能增加栅电容Cox，提高栅控能力，达到不同程度上控制所有其它非理想效应之目的。图中测量数据充分表明了减小tox所获得器件驱动电流大的改进5.2影响直流特性的非理想效应5.2.6短沟道MOSFET漏极电流模型对于长沟道器件：对于短沟道器件：因为短沟道限制，通常有

，则：可见，fT与L的关系从正比于1/L2(长沟器件)变成1/L(短沟器件)，如图所示。实际fT的值(或开关速度)由连接到器件结点的电容充放电时间控制，小于器件内在固有的fT。5.2影响直流特性的非理想效应5.2.7短沟道MOSFET的频率特性5.3热载流子效应5.3.1速度饱和区的电场5.3.2衬底电流模型5.3.3栅电流模型5.3.4MOSFET的退化机制要点：5.3热载流子效应本节首先介绍“热载流子效应”的概念，求出速度饱和区的电场，然后介绍衬底电流模型和栅电流模型，最后介绍MOSFET的退化机制。理解热载流子效应概念，求出速度饱和区电场方程建立衬底电流模型，弄清楚衬底电流与端电压的关系，理解所涉及的热载流子效应建立栅电流模型，弄清楚栅电流与端电压的关系，理解所涉及的热载流子效应理解衬底电流和栅电流等热载流子效应退化MOSFET性能的机制准二维模型在速度饱和区建立如图所示ABCD高斯盒，假设：1）饱和区中所有载流子以饱和速度运动；2）源和漏是长方形的，漏 - 衬结是突变PN结；3）重掺杂漏区是理想的导体（无电阻和压降）；4）在结深xj以外，无电子传导漏极电流。求出：5.3热载流子效应5.3.1速度饱和区的电场得到：对于VDS－VDS(sat)>1V，(VDS

VDS(sat))/l>>Esat的情况：[(VDS

VDS(sat))>1V]对于tox<15nm，L<0.5

m的器件：利用

L方程，可计算饱和区漏极电流并推导出等效输出电阻Rout5.3热载流子效应5.3.1速度饱和区的电场对于nMOSFET，若沟道热电子获得大于1.5eV的动能，当它们与晶格碰撞时，即会引起碰撞离化而产生电子-空穴对。产生的电子由漏极收集，贡献给ID，或者注入到氧化层(若具有足够能量)，贡献给栅电流IG；而产生的空穴则流向具有低电势的衬底，产生寄生的衬底电流Isub

直线斜率是-lBi，y轴截距为Ai/Bi，故Ai和Bi值可实验确定

5.3热载流子效应5.3.2衬底电流模型1)Isub~VGS关系(1)对于给定的VDS，当VGS

Vth时，由于ID随VGS增加而变大，使得Isub也随VGS的增加而增加；(2)当器件进入饱和区后，沟道夹断，夹断区电场很高，碰撞电离产生相当大的Isub；(3)随VGS继续增加，VDS(sat)(=VGS

Vth)增加，使漏极附近电场[

(VDS

VDS(sat))]反而降低，导致M减小，从而Isub下降。实验发现，当Vth<VGS

0.5VDS时，Isub最大。

(0<

<1)是与工艺有关的拟合参数经验方程与偏压有关的计算l的方程为VGeff=VGS

VT0为有效驱动栅电压，VT0为VBS=0时的阈值电压，l0和l1为拟合参数得到修正的Isub为5.3热载流子效应5.3.2衬底电流模型Isub与工艺和结构参数有关：(1）栅介质厚度tox：tox越薄，Isub越大；(2）源漏结结深xj：xj越小(结越浅)，Isub越大；(3）沟道长度L：L越小，Isub越大；(4）衬底浓度NBC：NBC越高，Isub越大。2)Isub~VDS关系大的Isub首先出现在(VDS－VDS(sat))

1V(相应于Emax)的条件，然后Isub随VDS线性增加，典型的曲线斜率相当于0.5V漏源电压增加引起Isub约一个数量级的增加。更高的VGS导致更高的VDS(sat)，引起Emax下降，从而使Isub减小，故Isub沿VDS轴漂移一个量(＝VDS(sat)变化量)，这是因为Isub与VDS无直接关系，而是与(VDS－VDS(sat))有关。5.3热载流子效应5.3.2衬底电流模型3)Isub对漏极电流的影响当Isub流到衬底体区时，将在体区电阻(Rsub)上产生压降，引起沟道下面中性体区电位升高，从而对源-衬PN结引起反向体偏效应，使Vth减小，ID增加。因Isub与VDS有关，故此现象是漏源电压调制饱和区漏极电流，从而减小输出电阻的另一个机理影响饱和漏极电流ID(sat)(从而Rout)的因素有：(1)沟道长度调制(CLM)效应；(2)DIBL效应；(3)Isub体效应(SCBE)。CLM、DIBL和Isub体效应对ID(sat)增加和Rout减小的相对贡献强烈取决于偏置条件！5.3热载流子效应5.3.2衬底电流模型对于NMOSFET结构，存在着一寄生NPN双极晶体管，当Isub增加使沟道下面感应电压增加超过源-衬结开启电压时，这个寄生的NPN双极晶体管即被激活，导致电子从源注入到体区，进一步增加体区电位，使Vth减小，ID增加，引起更多的碰撞电离，产生更大的Isub，最终导致MOSFET击穿。

MOSFET的击穿电压强烈取决于Isub的大小以及有效衬底电阻，通常呈现出C-形击穿曲线(虚线所示)，当VGS

为Vth~VDS/2之间某一值时，Isub达最大，则击穿电压最低。

5.3热载流子效应5.3.2衬底电流模型1）幸运电子模型(Lucky-ElectronModel)(1)热电子必须从沟道场获得足够动能来越过Si/SiO2界面势垒；(2)热电子必须经历一次弹性碰撞，改变方向，使其动量变为垂直于势垒方向的动量，朝向Si/SiO2界面；(3)该电子在到达界面之前不能有任何非弹性碰撞。“幸运电子模型”：电子在漏极附近的电场中被加速而获得能量，其中一些电子(称为“幸运电子”），在一次碰撞事件后，能聚集足够的能量而被注入到栅氧化物并被栅极收集，从而引起栅电流通过考虑ID、获取能量概率P1

exp[

B/(Ey

)]以及注入和收集概率P(Eox)三者之积，并在沟道区积分，即得到IG取一级近似，方程为

为改变方向散射的平均自由程C2

2

10-3(VGS>VDS)。式中只有

和

是拟合参数5.3热载流子效应5.3.3栅电流模型2）IG～VGS关系界面势垒与氧化物场的关系：(VGS>VDS)栅正偏栅负偏其中，C＝2.6

10-4(cmV)1/2,D=10-5(cm2V)1/3(1)当VGS<VDS

时，漏极附近栅被局部负偏，界面势垒增加，IG减小；随VGS增加，局部负偏减小，

B降低，IG随VGS指数增加；(2)当VGS>VDS时,漏极附近氧化物电场变为正，使

B降低，但MOSFET不再饱和，沟道未夹断，加速电子的横向场随VGS增加而减小(Emax降低)，雪崩倍增因子M

减小，使IG随VGS增加而减小;(3)基于(1)和(2)，只有当VGS

VDS时，IG才达到最大.5.3热载流子效应5.3.3栅电流模型3）IG～VDS关系(1)当VDS<VGS时，在漏端附近的Eox>0，有利于收集注入电子，因VDS增加使ID增加，故越过Si/SiO2界面势垒的电子数增加，这时的IG受到有足够能量电子数的限制，称为“沟场限制的IG”；(2)当VGS

VDS时，Eox=0，IG达最大(载流子靠剩余动能到达栅极)；(3)当VDS>VGS时，由于Eox改变方向，不利于热电子的收集，甚至阻止那些高能电子越过势垒，故IG基本恒定，这种情况称为氧化物场限制的IG;(4)随VGS增加，VDS(sat)(=VGS

Vth)增加，Emax[

(VDS

VDSat)]降低，曲线沿VDS轴漂移VDS(sat)变化量，且IGM增加，曲线斜率变大。VGS一定，当(VDS

VDS(sat))~3V时，IG随VDS增加而增加直到VGS

VDS5.3热载流子效应5.3.3栅电流模型4）栅电流和衬底电流之间的关系因为与栅电流和衬底电流有关的热电子都由同样的电场加热，故两者之间必然存在某种联系：从ln(IG/ID)与ln(Isub/ID)关系曲线的斜率可以得到

B/Bi

的值。由于Bi和

与Eox无关，可以利用该斜率得到

B与Eox的函数关系。5.3热载流子效应5.3.3栅电流模型两个主要退化机理：栅电流通过栅氧化层产生界面损伤(生成界面态)和氧化物电荷陷阱1)沟道热电子(CHE)注入:“幸运电子”注入栅氧化层中形成栅电流，VGS

VDS时，栅电流达最大，此即为沟道热电子注入。主要损伤氧化物，产生氧化物电荷陷阱；2）漏雪崩热载流子(DAHC，Drain-AvalancheHotCarriers)注入：由漏端附近强电场导致的雪崩倍增效应引起，导致热电子和热空穴注入到栅氧化物形成栅电流，其中在低VGS高VDS下主要是热空穴注入，产生中性电子陷进；而在VGS

VDS/2附近，对应于最大衬底电流应力，主要造成界面损伤，产生界面态；3）衬底热电子(SubstrateHotElectrons，SHE)注入：VDS=0，VGS>0，VBS较大，耗尽区和衬底中性区扩散过来的高能电子注入氧化物；4）二次产生的热电子(SecondarilyGeneratedHotElectrons，SGHE)：由衬底电流的二次碰撞离化产生的二次电子。在tox<10nm和VBS较大时，特别严重5.3热载流子效应5.3.4MOSFET的退化机制PMOSFET退化机理：在高的沟道电场下，空穴被加速到高能，引起碰撞电离，产生电子-空穴对，若其中一些电子获得足够能量，并由散射(碰撞)朝向Si/SiO2界面势垒方向，它们就能注入到氧化层，并陷在其中，特别是聚集在漏附近的氧化层中，这将导致负电荷建立，最终使漏附近n型Si表面反型(感应空穴建立)，扩展了p+漏区，使沟道长度缩短，从而使阈值电压下降、ID和跨导增加。这个效应比起ID减小来说，对电路性能无多大害处。然而，沟道缩短，可以导致更高的泄漏电流或穿通效应，也将使Emax增加，使得PMOSFET的平均失效时间对沟道长度等比缩小更敏感。5.3热载流子效应5.3.4MOSFET的退化机制5.4其他一些非理想效应5.4.1多晶硅耗尽效应5.4.2栅极漏电效应—高k-金属栅的使用5.4.3栅致漏极泄漏(GIDL)效应5.4.4反短沟道效应5.4.5反型沟道量子效应要点：5.4其他一些非理想效应本节将介绍几种其他的非理想效应，包括多晶硅耗尽效应、栅极漏电效应(高k-金属栅的使用)、栅致漏极泄漏(GIDL)效应、反短沟道效应和反型沟道量子效应理解各种效应的物理机理及其对器件性能的影响弄清楚为什么要使用高k介质代替SiO2、金属栅代替多晶硅栅在深亚微米工艺中，若多晶硅为非简并掺杂或存在非完全激活的杂质层，则会发生多晶硅耗尽效应(Poly-SiDepletionEffect)。当正偏压(>Vth)施加于栅极时，多晶硅电极处于负偏状态，使多晶硅靠近氧化层界面附近的能带发生弯曲，多子电子被耗尽，从而形成多晶硅栅耗尽区xdpoly，导致多晶硅和Si表面之间的电容不再是Cox，而是串联了多晶硅的耗尽层电容：测量的C-V曲线在反型区栅氧化层电容比Cox小30%有效栅极电容的减少意味着MOSFET在相同栅极电压下产生的反型层电荷减少，使阈值电压增加，ID(

Cox)减小，器件速度下降。采用金属栅代替多晶硅栅，可有效避免多晶硅耗尽效应发生！5.4其他一些非理想效应5.4.1多晶硅耗尽效应1)为什么要使用高k栅介质替代SiO2？当栅氧化层(SiO2)的厚度<3nm，电子可以隧穿形式通过SiO2，形成隧穿电流，即栅极漏电流：对于1V的栅偏压，当tox从3.5nm→1.5nm时，栅极漏电流从10-11A/cm2增加到10A/cm2，器件静态功耗大大增加，为此，增加Cox又可减小栅极漏电的方法就是采用一个厚度更大的高k材料来替代SiO2作为栅介质

或k值越大，高k栅介质物理厚度越大可得到一薄的等效氧化物厚度(EOT)因此，使用高k介质材料可以采用实际膜厚较SiO2厚的栅介质来获得与SiO2相同的电学厚度，即等效氧化物厚度EOT，从而在保证相同的电容值Cox来满足器件电特性要求的同时，有足够的物理厚度来限制隧穿效应的发生，有效解决大的栅极漏电问题，这就是使用高k栅介质替代SiO2的实际意义。5.4其他一些非理想效应5.4.2栅极漏电效应—高k-金属栅的使用2）高k栅介质需满足的条件(1)合适的k值范围应在15~60，太低不利于EOT的减小，太高(>60)，则会导致边缘电场致势垒降低(fringing-inducedbarrier

lowering,FIBL)效应；(2)高k栅介质应具有较大能隙(>5eV)、与Si的导带间应有>1eV的势垒，以利于抑制由热电子效应引起的栅极漏电流，使之小于1A/cm2；(3)有良好的界面特性以及热力学和化学稳定性，Dit<1011cm-2，不易与衬底反应形成合金或化合物，不易产生互扩散效应，不易结晶；(4)

使用高k介质的沟道载流子迁移率不低于使用SiO2的80%；(5)与CMOS工艺相兼容；(6)MOS器件寿命大于10年。由于HfO2能与SiO2形成二元氧化物，具有器件级的HfO2/Si界面，成为第一代高k栅介质(HfSiON)，并于2007年成功用于45nm工艺节点，成为CMOS集成电路发展历程中重要的里程碑！5.4其他一些非理想效应5.4.2栅极漏电效应—高k-金属栅的使用3）为什么要用金属栅代替多晶硅栅？两大问题：(1)HfSiON中的Hf原子会与多晶硅中的Si原子发生化学反应形成Hf-Si键，从而形成缺陷中心，产生阈值电压钉扎效应；(2)由于高k介质中软光学声子的散射作用，高k介质-多晶硅栅MOSFET呈现出沟道载流子迁移率的严重退化。好处：(1)

金属栅是良导体，不会出现耗尽区，可以消除多晶硅耗尽效应；(2)相对于多晶硅更低的电阻率可以降低栅极电阻，使晶体管具有更低的RC延迟，提高开关速度。(3)金属与原子层淀积(ALD)方法制备的高k介质之间键合良好，能形成平滑的高k/金属界面，从而有效免除了阈值电压钉扎效应。高k+金属栅(HKMG)已成为小尺寸CMOS器件中标准的栅极制备工艺！5.4其他一些非理想效应5.4.2栅极漏电效应—高k-金属栅的使用关态电流随着栅漏之间负栅压的增大而增加的现象称为栅致漏极泄漏，即GIDL(Gate-InducedDrainLeakage)效应施加负栅偏压时，在与栅重叠的漏区将产生耗尽区。由于漏区高掺杂(~1020cm-3)，耗尽区极薄，导致强的垂直场，且随负偏压增大，耗尽区宽度变化不大，而垂直电场强度却显著增大，引起能带剧烈弯曲，弯曲量甚至超过Si的Eg，则电子可通过带-带隧穿机制从价带进入导带，从而产生电子-空穴对。产生的空穴贡献给衬底电流，产生的电子则贡献给漏极泄漏电流，随负栅压增加而增加，由此产生GIDL效应GIDL显著增大漏极泄漏电流，器件静态功耗随之增加。适当降低漏极电压并合理调整漏区掺杂浓度，可以减小重叠区电场强度，从而减弱GIDL效应。5.4其他一些非理想效应5.4.3栅致漏极泄漏(GIDL)效应所谓反向短沟道效应（ReverseShortChannelEffects,RSCE）是指阈值电压随