海康威视 2026 FPGA 校招笔试题（回忆版含答案与解析）

海康威视2026FPGA校招笔试题（回忆版，含答案与解析）考察方向：海康FPGA笔试偏重视频图像处理、Verilog设计、时序分析、跨时钟域（CDC）、FIFO、时序约束与图像流水线，贴合安防相机、ISP与视频编码硬件加速的实际场景。项目内容满分与时长满分100分，考试时长90分钟题型结构单项选择15题（每题3分，45分）；多项选择5题（每题4分，20分）；简答3题（每题5分，15分）；编程2题（每题10分，20分）一、单项选择题（每题3分，共15题，合计45分）1.FPGA中LUT的本质是（）

A.静态RAMB.触发器C.与门阵列D.寄存器

答案：A解析：LUT基于SRAM存储真值表，用查表方式实现组合逻辑，这也是FPGA掉电后配置丢失的原因。2.Verilog中时序逻辑推荐的赋值方式是（）

A.阻塞赋值＝B.非阻塞赋值＜＝C.assign连续赋值D.force强制赋值

答案：B解析：时序块always＠(posedgeclk)内部统一用非阻塞赋值，避免多个寄存器之间的竞争与冒险；组合逻辑才用阻塞赋值。3.建立时间SetupTime是指（）

A.时钟沿之后数据需要保持不变的最小时间B.时钟抖动C.时钟偏移D.时钟沿到来之前数据必须稳定不变的最小时间

答案：D解析：保持时间HoldTime才是时钟沿之后数据需保持稳定的最小时间，两者不可混淆。4.单bit信号从慢时钟域到快时钟域，标准CDC方案是（）

A.直接打一拍B.两级寄存器同步（打两拍）C.异步FIFOD.握手协议

答案：B解析：单bit跨时钟域用两级同步寄存器降低亚稳态概率；多bit数据不能直接打拍，应优先用异步FIFO。5.异步FIFO读写地址采用格雷码编码，目的是（）

A.减少寄存器资源B.提高读写速度C.同一时刻只翻转1bit，避免多bit同时跳变导致采样错误D.压缩位宽

答案：C解析：二进制地址多位同时翻转，快时钟域采样时可能读到中间的错误值；格雷码相邻码字仅1bit变化，采样结果要么是新值要么是旧值。6.下列写法中最容易综合出Latch锁存器的是（）

A.always＠(*)if(en)out＝in;B.always＠(*)if(en)out＝in;elseout＝0;C.always＠(posedgeclk)out＜＝in;D.assignout＝en?in:0;

答案：A解析：组合逻辑always块中分支不全、未给全部输出赋值时，综合器会推断出Latch；时序逻辑分支不全不会生成Latch。7.关于时钟Skew与Jitter，描述正确的是（）

A.二者含义相同B.Skew是周期波动，Jitter是布线延时差C.Skew是同一时钟到达不同寄存器的时间差，Jitter是时钟周期本身的波动D.Jitter可以通过布线消除

答案：C解析：Skew源于布线与时序路径差异；Jitter源于晶振与PLL的相位噪声，无法通过布线消除。8.XDC约束中create_clock的作用是（）

A.设置IO延迟B.设置假路径C.设置多周期路径D.定义主时钟的周期与波形，供STA时序检查

答案：D解析：create_clock是所有时序约束的基准，未定义主时钟则后续几乎所有约束与STA报告都无效。9.关于FPGA在图像流水线处理中的优势，说法不正确的是（）

A.可并行流水处理B.延迟低C.固定硬件架构，无法重构D.适合ISP与滤波类硬件加速

答案：C解析：FPGA可现场重配置；架构固定、流片后不可改的是ASIC。10.24bitRGB888格式下，一帧1920×1080图像的总bit数为（）

A.1920×1080×24B.1920×1080×8C.1920×1080×3D.1920×1080

答案：A解析：RGB888每像素24bit，总bit数为像素数乘位深；若按字节计则为1920×1080×3。11.同步FIFO的空满判断主要依靠（）

A.格雷码地址B.两级同步寄存器C.读写地址配合计数指针D.外部握手信号

答案：C解析：同步FIFO读写处于同一时钟域，可直接用计数器记录当前存储深度；异步FIFO才需格雷码地址加附加位判断空满。12.关于亚稳态，描述错误的是（）

A.输出电平不确定，既非高也非低B.跨时钟域采样是高发场景C.亚稳态经过一段时间会自发稳定到0或1D.两级同步可以彻底消除亚稳态

答案：D解析：两级同步只能把亚稳态发生的概率降到可接受水平，无法100%消除。13.Verilog中always＠(*)的敏感列表等价于（）

A.只对时钟敏感B.所有右侧输入信号自动加入敏感列表，用于描述组合逻辑C.对复位信号敏感D.不可综合的写法

答案：B解析：＠(*)由工具自动推断敏感信号，可避免手工漏写导致的仿真与综合不一致。14.假路径（FalsePath）约束适用于（）

A.需要严格时序收敛的关键路径B.不需要做时序检查的路径，可减少STA分析压力C.高速数据通路D.主时钟定义

答案：B解析：跨时钟域、配置寄存器等不参与实际时序关系的路径可设假路径，避免无效违例；滥用会掩盖真实问题。15.海康相机常见的Bayerraw图像通道排列是（）

A.R-G-B-G棋盘式排列B.RGB顺序排列C.YUV420D.YUV422

答案：A解析：Bayer阵列常见为RGGB，每像素仅采样一个颜色分量，需经ISP去马赛克插值还原全彩，是FPGAISP岗的高频考点。二、多项选择题（每题4分，共5题，合计20分；多选、少选均不得分）1.属于跨时钟域CDC处理方案的有（）

A.两级同步寄存器（单bit）B.异步FIFO（多bit数据流）C.握手信号ready/validD.直接用assign跨时钟赋值多bit信号

答案：ABC解析：多bit信号直接跨时钟赋值会出现各位不同步到达，必须用FIFO或握手加数据保持的方式。2.FPGA时序收敛的常用优化手段有（）

A.插入流水线寄存器，切分长组合路径B.资源共享、减少LUT级数C.合理设置假路径与多周期路径约束D.增加组合逻辑深度

答案：ABC解析：增加组合逻辑深度会延长关键路径，与收敛目标相反。3.下列属于Verilog不可综合语句（仅用于仿真）的有（）

A.initialB.＃延时C.$displayD.assign

答案：ABC解析：initial、＃延时与系统任务$display都不可综合；assign是标准连续赋值语句，可综合。4.异步FIFO涉及的信号有（）

A.wr_clk、wr_en、wr_dataB.rd_clk、rd_en、rd_dataC.empty、fullD.wr_ptr、rd_ptr（格雷码）

答案：ABCD解析：四项构成异步FIFO的完整接口与内部指针。5.视频图像处理在FPGA上的典型加速模块有（）

A.Bayer插值（去马赛克）B.色彩空间转换RGB与YUV互转C.3×3、5×5图像滤波D.H.264或H.265熵编码硬件核

答案：ABCD解析：四项均为安防相机与视频编码链路中的高频硬件加速单元。三、简答题（每题5分，共3题，合计15分）1.简述同步FIFO与异步FIFO的区别及适用场景同步FIFO：读写处于同一时钟域，空满状态可用计数器判断，逻辑简单，资源占用少。适用于模块内部的速率匹配与数据缓存，例如同一时钟下的接口缓冲。异步FIFO：读写分属不同时钟域，读写地址需转为格雷码后跨域同步，用于解决多bit数据跨时钟传输的一致性问题。典型场景是ISP前端像素流（像素时钟）与后端DDR读写（AXI时钟）之间的交互。2.简述Latch与FF触发器的区别，以及设计中为什么尽量避免无意生成Latch区别：FF是时序单元，时钟沿触发，有明确的寄存与时钟控制关系；Latch是电平敏感单元，使能有效期间输出随输入透明变化。避免无意Latch的原因：无意Latch多由组合逻辑分支不全引起，会导致时序关系难以分析、STA无法正常收敛、易引入毛刺与亚稳态，并且行为受工艺与工具差异影响。因此规范要求组合逻辑所有分支必须完整赋值，或给出默认值。3.写出建立时间余量SetupSlack的计算公式，并说明Slack正负的含义公式：SetupSlack＝Tclk－Tco－Tcomb－Tsu－Tskew含义：Slack大于0表示满足建立时间要求，时序收敛；Slack小于0表示建立时间违例，寄存器可能在时钟沿采到不稳定数据。补充：不同教材对时钟偏斜项的符号约定不同，若将目标寄存器的时钟到达时刻延后视为有利条件，则公式中该项取加号；答题时建议同时说明符号约定，避免被判定错误。四、编程题（每题10分，共2题，合计20分）1.边沿检测模块：检测输入din的上升沿，输出持续1个时钟周期的脉冲pos_pulseverilog

moduleedge_detect(

inputclk,

inputrst_n,

inputdin,

outputregpos_pulse

);

regdin_r1;

regdin_r2;

always@(posedgeclkornegedgerst_n)begin

if(!rst_n)begin

din_r1<=1'b0;

din_r2<=1'b0;

endelsebegin

din_r1<=din;

din_r2<=din_r1;

end

end

always@(*)begin

pos_pulse=din_r1&(~din_r2);

end

endmodule解析：打两拍得到当前值与前一拍值，二者相与取反即得上升沿脉冲，脉冲宽度恰为1个周期。该模块是海康FPGA基础必考题，也可改用时序方式输出脉冲。2.同步FIFO（深度8、位宽8bit，输出空满标志）verilog

modulesync_fifo(

inputclk,

inputrst_n,

inputwr_en,

input[7:0]wr_data,

inputrd_en,

outputreg[7:0]rd_data,

outputfull,

outputempty

);

reg[7:0]mem[7:0];

reg[2:0]wr_ptr;

reg[2:0]rd_ptr;

reg[3:0]cnt;

assignfull=(cnt==4'd8);

assignempty=(cnt==4'd0);

always@(posedgeclkornegedgerst_n)begin

if(!rst_n)begin

wr_ptr<=3'd0;

rd_ptr<=3'd0;

cnt<=4'd0;

endelsebegin

if(wr_en&&!full)begin

mem[wr_ptr]<=wr_data;

wr_ptr<=wr_ptr+3'd1;

end

if(rd_en&&!empty)begin

rd_data<=mem[rd_ptr];

rd_ptr<=rd_ptr+3'd1;

end

//读写同时发生时深度不变，单独处理以免漏判

if(wr_en&&!full&&!(rd_en&&!empty))begin

cnt<=cnt+4'd1;

endelseif(rd_en&&!empty