版图设计考试重点

1、1.集成电路：IC是通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互连，“集成”在一块半导体晶片上，封装在一个外壳内，执行特定电路或系统功能的一种器件。2.集成电路设计：根据电路功能和性能要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积、降低成本、缩短周期以保证全局优化，设计出满足需求的集成电路。其最终输出结果是掩膜版图，通过制版和工艺流片得到所需的集成电路。3.集成电路设计方法：全定制；半定制；四种设计方法：标准单元法（SC）、积木块法（BB）、门阵列法（GA）、门海法（SOC）可编程逻辑器件（PRO

2、M、GAL、PLA、PAL、PLD、FPGA）。三种方法的异同：全定制：适宜于模拟电路，数模混合电路以及对速度、功耗、管芯面积、其它器件特性有特殊要求的场合；或者在没有现成元件库的场合。半定制：适合于开发周期短、开发成本低、投资风险小的小批量数字电路设计。可编程逻辑器件：适合于短开发周期，有一定复杂性和电路规模的数字电路设计。积木块法与标准单元法的不同之处：积木块既不要求等高，也不要求等宽，可根据最合理的情况单独进行版图设计。它没有统一的布线通道，而是根据需要加以分配。门海法：把由一对不共栅的P管和N管组成的基本单元铺满整个芯片（除I/O区外），基本单元之间无氧化隔离区，布线通道不确定，宏单元

3、连线在无用器件区上进行。4.版图是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示，版图与所采用的制备工艺紧密相关。5.版图设计：根据逻辑电路功能、性能要求和工艺水平要求来设计光刻用的掩膜版图，是集成电路设计的最终输出。6.布图规划：在一定约束条件下对设计进行物理划分，并初步确定芯片面积和形状、单元区位置、功能块的面积形状和相对位置、I/O位置，产生布线网格，还可以规划电源、地线以及数据通道分布。7.布局：根据级别最低的功能块中各基本单元直接的连接关系或较高级别的功能块中各较小功能块之间的连接关系，分配各基本单元或较小功能块的位置，使芯片面积尽可能的小。8.布线：

4、进行单元间或功能块间的连接，合理分配布线空间，使布线均匀，布通率达到百分之百。9.接触孔、通孔、焊盘的作用接触孔（contact）：连接金属1与有源区或多晶硅通孔（via）：各金属层之间的互连焊盘（land/pad）：提供焊接点10.根据工艺水平和经验积累，总结制定出的作为版图设计时必须遵循的一整套数据规则称为版图设计规则。一般都包含以下四种规则：(1) 最小宽度；(2) 最小间距； (3) 最小包围；(4) 最小延伸。11.集成电路芯片代工厂：台积电（TSMC）、中芯国际（SMIC）、台联电（UMC）、三星（Samsung）。12.天线效应：在反应离子刻蚀过程中，多晶硅材料像天线一样收集电荷

5、，造成栅极氧化层击穿，MOS晶体管失效的现象被称为天线效应。13.规则：版图设计的尺寸以为单位。为工艺尺寸的一半，如：3工艺的=1.5m。14.闩锁效应（Latch-up效应）：由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。15.失配：测量所得的元件值之比与设计的元件值之比的偏差.归一化的失配定义：设X1, X2为元件的设计值，x1, x2为其实测值，则失配为：失配可视为高斯随机变量，其均值m为系统失配，其方差s为随机失配。降低系统失配的方法：元件单元整数比（降低工艺偏差和欧姆接触电阻的影响）加dummy元件（

6、保证周围环境的对称）匹配元件间距离尽量接近公用重心设计(减小梯度效应）匹配元件与其他元件保持一定距离（减小扩散区的相互影响）16. 版图验证与检查：DRC：几何设计规则检查；ERC：电学规则检查；LVS：网表一致性检查；POSTSIM：后仿真，产生测试向量。17.等比例缩小规则：在电场强度和电流密度保持不变的前提下，MOS管的尺寸、电压和电流按相同比例缩小。（新工艺尺寸为旧工艺的1）若比例缩小因子为，则 性能影响（新工艺的相关参数与旧工艺的比值）分别为：阻抗（1）、功耗密度（1）、基本延迟时间（1）、栅电容（1）、饱和电流（1）、直流功耗（12）、瞬态功耗（12）、速度功耗乘积（13） 连线分布参数的影响分别为：线延迟（1）、线压降（1）、连线电容（1）、串扰电容（1）、连线电阻（）、线电流密度（）18.下面3个晶体管版图的漏极面积SD与有效栅宽We之