格雷码、二进制码转换

1、EDA设计实验，第2节格雷码，二进制码转换，实验内容，1)学习VHDL代码修改。case语句用于描述4位格雷码/二进制码转换电路，要求用数码管显示输入输出数据。3)使用生成并行语句(n=4)描述N位格雷码/二进制码转换电路。4)用实验箱验证了设计电路的正确性，输入输出数据要求用七段数码管显示。原则上，4位格雷码转换成二进制表达式：N位格雷码转换成二进制表达式，注意，VHDL对大小写不敏感，除了中的内容。LibraryIEEE使用IEEE . STD _ logic _ 1164 . all；entityand_gateisport(a，b:INstd _ logicy : outtd _ lo

2、gic)；endand _ gatearchitecterhlofand _ gateis beginy=aand；endrhlVHDL语言的基本结构，以双输入与门为例，文件名为：and_gate.vhd，VHDL硬件描述语言基础，库，库是用VHDL语言编写的源程序及其编译数据的集合，它由各种包组成，包括标准库和IEEE库。库和包，使用库必须使用以下语句：libraryieee，该包提供各种数据类型、函数定义、各种类型的转换函数和操作等。常见的软件包如下。常见的封装有std_logic_1164封装、std_logic_signed和std_logic_unsigned封装以及std_logi

3、c_arith封装。实体，主要用于定义设计所需的输入和输出信号。实体名称I端口(列出输入/输出信号端口)；最终实体名称；entityand_gateISport(a，b:INBIT: OutBit)；endand _ gate描述：1文件名和实体名应该一致。每个语句都标有；结束。实体格式如下，VHDL硬件描述语言基础，1基本标识符由字母、数字和下划线组成，2第一个字符必须是字母，最后一个字符不能是下划线，不允许有3个连续的下划线，4个关键字不能用作标识符，5个大小写相等，实体名称是VHDL标识符之一。标识符是用户为常量、变量、信号、端口、子程序或参数定义的名称、VHDL的标识符以及标识符的命名

4、规则，如h _加法器、mux21，例如合法标识符；2adder、mux21、ful _ _ adder、adder _和是错误的标识符。实体、端口定义信号名称、端口模式和端口类型。entityand_gateISport(a，b:INBIT: OutBit)；endand _ gate，VHDL硬件描述语言基础，端口类型，端口模式，信号名称，实体，VHDL语言的基本结构，VHDL数据类型，VHDL数据类型可分为逻辑数据类型和数字数据类型。逻辑数据类型，位信号形式：(0，1)；位向量信号形式：“00111”等。以上三种数据类型都是在std库的standar包中定义的。标准逻辑(标准逻辑位)信号形

5、式：0，1，x(不确定)，z(高电阻)，l(弱信号0)，h(弱信号1)，w(弱信号不确定)，(不可能的情况)。std_logic_vector(标准逻辑位向量)，两者都在ieee库的std_logic_1164封装中定义。要使用这两种数据类型，必须有两个声明语句。useieee . STD _ logic _ 1164 . all；结构，体系结构)，实体名称的体系结构名称是-声明开始-结构部分结束结构名称；该结构描述了实体的行为功能，其格式如下：architecterLofAnD _ gatesBeginy=aand；endrhl1的声明部分包括：结构使用的内部信号和数据类型；组件实例化声明。

6、结构部分，2主要包括：并行语句信号分配；过程(顺序语句)；组件实例化语句。3最后用end结束结构部分。VHDL语言的基本结构，逻辑运算符，逻辑运算符，And，or，Not，Nand，Nor，Xor，Xnor。，可以执行逻辑运算的数据类型：bit、bit_vector、booleanstd_logic、std_logic_vector、GENERATE语句、label:对于离散范围内的循环变量生成并行处理语句；结束生成标签；Casewhen语句根据条件表达式的值执行一组顺序语句，格式如下：case条件表达式是当条件表达式值=一组顺序语句时；当条件表达式=一组顺序语句时的值；endcase，描述：

7、casewhen语句中条件表达式的值必须是穷举的，并且不能重复。条件句中的“=”不是运算符，只相当于“THEN”。当别人=一组连续的语句时，不能穷尽的表达式被别人表达；casewhen语句是无序的，所有条件表达式的值都是并行处理的。因为case属于顺序语句，顺序语句只能存在于VHDL和进程中。VHDL通常使用基本语句和过程语句。过程主要用于描述顺序语句。其格式如下：标记：进程(敏感信号表)-变量声明语句；开始-序列语句结束过程；敏感信号(包括端口信号)指的是那些在值改变后会导致进程语句执行的信号。当敏感信号发生变化时，过程开始，开始和结束之间的语句从上到下依次执行一次，然后返回到过程语句开始，等待敏感信号的下一次变化。因此，process语句有两种状态：等待状态和执行状态。“0001”显示1“1000”显示8、7段数字管，G是高位，A是位置，例如，如果数码管要显示0，分配应为“0111111”，GF EDCB，使用模式6验证电路的正确性，WHENELSE条件信号分配语句，目标信号，作业：1。编写格雷码二进制码的转换原理。2.组织课堂内容，要求代码(在关键地方做笔记)。1)建立VHDL文件，用Case语句(p39)描述4位格雷码和二进制码的转换；2)创建另一个VHDL文件，用FOR语句描述N