微机原理与接口技术 南京信息工程大学第5章-存储器技术

1、第5章 存储器技术,主要内容,存储器概述,随机读写存储器,CPU与存储器的连接,现代微机的存储体系,存储器概述,存储器用来存放程序和数据。表征了计算机的“记忆”功能。,指标：容量、速度和价格/位,寄存器,Cache,主存储器(RAM和ROM),外存储器(软盘、磁盘、光盘),存储器的层次结构,存取速度,快,慢,存储容量,小,大,内存,外存,5.1.1 存储器的分类,存储器,外部存储器,内部存储器,软盘,硬盘,磁带,光盘,闪存盘,RAM,ROM,SRAM(静态RAM),DRAM(动态RAM),掩模ROM,PROM,EPROM,E2PROM,Flash PROM,cache,计算机主存,固定程序，微

2、程序控制存储器,用户自编程序，用于工业控制机或电器中,用户编写并可修改程序或者测试程序,IC卡上存储信息,固态磁盘，IC卡,课堂练习,D,基本的输入输出系统BIOS，存储在以下何种存储介质中 。,A. 系统RAM中,B. 硬盘中,C. DOS系统中,D. 系统ROM中,C,断电后，计算机中 中的数据将全部丢失。,A. 硬盘,B. ROM和RAM,C. RAM,D. ROM,课堂练习,D,EPROM是指 。,A. 只读存储器,B. 可编程的只读存储器,C. 可电改写的只读存储器,D. 可编程可擦除的只读存储器,5.1.2 存储器性能指标,存储容量,(1) 存储单元数 位数表示。如“1K 4b”,

3、(2) 字节数表示。如“128B”，常用单位KB，MB，GB，TB等,2MN; M是芯片的地址线根数 N是芯片的数据线根数,10根地址线,4根数据线,5.1.2 存储器性能指标,存取时间,启动一次存储器操作到完成该操作所需的时间。,集成度,一个存储芯片内能集成多少个基本存储电路。位/片,功耗,可靠性,性价比,存储1个二进制位,5.1.3 存储器系统结构,由基本存储单元组成，一个存储单元放一个二进制,1,0,1,0,1,0,1,0,1,0,N,1,0,1,0,1,0,1,0,1,0,1,0,1,0,1,0,M,5.1.3 存储器系统结构,存储体 矩阵,地 址 锁 存,地 址 译 码,数 据 缓

4、冲,读写控制,AB,DB,CB,存储芯片若要存放MN位二进制信息，需要MN个基本存储单元。,1,0,1,0,1,0,1,0,1,0,1,0,1,0,1,0,1,0,1,0,1,0,1,0,1,0,1,0,1,0,1,0,读,对CPU送来的n位地址信息进行译码，从而选中片内某一存储单元。,控制对选中的存储单元进行读写操作,5.1.3 存储器系统结构,地 址 译 码 器,m条,地址线,存储器,0,1,2m1,I/O0,I/O1,I/ON-1,2mN存储体结构,5.1.3 存储器系统结构,单译码,只用一个译码电路对所有地址信息进行译码，译码输出的选择线直接选中对应单元,适合小容量存储器,地 址 译

5、码 器,A7A0,存储器,0,1,255,I/O0,I/O1,I/O3,数据缓冲,I/O2,控制 电路,CS,WR,RD,00000001,1010,1010,0,0,5.1.3 存储器系统结构,双译码,N位地址线分成两部分，送X和Y译码器进行译码，产生一组行选择线X和一组列选择线Y。,某一单元的X线和Y线同时有效时，相应单元被选中。,X 译 码,A9A5,X0,X1,X31,I/O,控制 电路,CS,WR,RD,A4A0,Y译码,Y0,Y31,3232 存储 矩阵 1K 1,数 据 缓 冲,一根X线选中同一行的所有单元，一根Y线选中同一列的所有单元。,00000,0,31,31,0,0000

6、0,大容量存储器中，通常采用双译码结构。,主要内容,存储器概述,随机读写存储器,CPU与存储器的连接,现代微机的存储体系,随机读写存储器,静态RAM,1,动态RAM,2,根据基本存储单元的类型不同，RAM可分为,利用多个晶体管组成的电路来保存一位二进制信息，只要不掉电，这个信息就可以稳定的保存。,5.2.1 静态RAM,基本存储单元,由两个增强型的NMOS反相器交叉耦合而成的触发器，由6个MOS管构成。,控制管,负载管,该电路有两个相对稳定的状态 T1管导通，A=0，T2管截止，B=1 T1管截止，A=1，T2管导通，B=0,5.2.1 静态RAM,A,B,Vcc,T1,T2,T3,T4,原理

7、示意图,T1管导通，A=0，T2管截止，B=1,1,0,用两个相对稳定状态分别表示逻辑1和逻辑0,逻辑0,I/O,5.2.1 静态RAM,A “1”,B “0”,Vcc,T1,T2,T3,T4,六 管 基 本 存 储 电 路,T5,T6,X地址译码线,Y地址 译码线,T7,T8,行选通管,列选通管,D0,D0,X译码输出线为高电平,I/O,若Y译码输出也是高电平,则T7、T8管也导通。,D0、/D0与输入输出电路的I/O和/I/O线相通。,T5、T6导通，,A、B分别与D0，/D0相连,“1”,“0”,5.2.1 静态RAM,工作过程,读操作：见上一页,写操作：,I/O,A,B,Vcc,T1,

8、T2,T3,T4,六 管 基 本 存 储 电 路,T5,T6,X地址译码线,Y地址 译码线,T7,T8,D0,D0,I/O,“1”,“0”,0,1,5.2.1 静态RAM,静态RAM 芯片,2114 (1K 4 位),6116 (2K 8 位),6264 (8K 8位),62128 (16K8位),62256 (32K8位),每个单元 数据位数,10根地址线,4根数据线,5.2.1 静态RAM,D,恢复时间,C,B,A,片选有效后 读取时间,下一周期,地址有效后 读取时间,读周期,读信号WE,地址,片选CS,数据输出,2114 读操作时序,将欲读取存储单元的地址加载到存储器地址输入端,加入有效

9、的片选信号,在WE上加高电平，延时后，所选单元内容出现在I/O端,片选信号无效，I/O呈高阻状态，本次读出结束,5.2.1 静态RAM,写脉冲宽度,数据有效 时间,恢复 时间,地址建立 时间,C,B,D,A,下一周期,写周期,写信号WE,地址,片选CS,数据输入,2114 写操作时序,5.2.1 静态RAM,静态RAM 芯片,2114 (1K 4位),6116 (2K 8位),6264 (8K 8位),62128 (16K8位),62256 (32K8位),每个单元 数据位数,13根地址线,8根数据线,随机读写存储器,静态RAM,1,动态RAM,2,根据基本存储单元的类型不同，RAM可分为,利

10、用单个晶体管来存放一位二进制信息。,5.2.2 动态RAM,单管动态RAM基本存储单元,行选择线X,位线,读出再生 放大器,列选择线Y,T1,T2,C,电容C上有电荷存储”1” 电容C上无电荷存储”0”,数据I/O线,读操作读出“0”,0,0,5.2.2 动态RAM,单管动态RAM基本存储单元,行选择线X,位线,读出再生 放大器,列选择线Y,T1,T2,C,电容C上有电荷存储”1” 电容C上无电荷存储”0”,数据I/O线,读操作读出“0”,写操作写入“1”,”1”,”1”,5.2.2 动态RAM,动态RAM的结构,行列地址线复用,5.2.2 动态RAM,A9A5,A4A0,数据线,Y0,行时钟

11、,数据线,T,读出放大,读出放大,T,T,T,行 地 址 译 码,列 时钟发生器,数据缓冲,读写控制,列地址译码,列地址锁存,行 时钟发生器,Y31,X0,X31,列时钟,行 地 址 锁存,D,地址多路开关,RAM 控 制 逻 辑,W,CAS,RAS,A9A0,RAM芯片结构,5.2.2 动态RAM,A9A5 00000,数据线,Y0,行时钟,数据线,T,读出放大,读出放大,T,T,T,行 地 址 译 码,列 时钟发生器,数据缓冲,读写控制,列地址译码,列地址锁存,行 时钟发生器,Y31,X0,X31,列时钟,行 地 址 锁存,D,地址多路开关,RAM 控 制 逻 辑,W,CAS,RAS,A9

12、A0 (0000010000),来自地址总线的A0A9加到地址多路开关的输入端,RAM控制逻辑发出控制信号控制多路开关输出A5A9到RAM的5位地址引脚。,5.2.2 动态RAM,A9A5 00000,数据线,Y0,行时钟,数据线,T,读出放大,C,C,读出放大,T,T,T,行 地 址 译 码,列 时钟发生器,数据缓冲,读写控制,列地址译码,列地址锁存,行 时钟发生器,Y31,X0,X31,列时钟,行 地 址 锁存,D,地址多路开关,RAM 控 制 逻 辑,W,CAS,RAS,A9A0 (0000010000),地址稳定后，RAM控制逻辑产生的行地址选通信号加到RAS引脚,使片内行时钟发生器产

13、生行锁存时钟，把A5A9锁存到片内行地址锁存器,随即送到行地址译码器，译码后选中第1行,5.2.2 动态RAM,A4A0 10000,数据线,Y0,行时钟,数据线,T,读出放大,C,C,读出放大,T,T,T,行 地 址 译 码,列 时钟发生器,数据缓冲,读写控制,列地址译码,列地址锁存,行 时钟发生器,Y31,X0,X31,列时钟,行 地 址 锁存,D,地址多路开关,RAM 控 制 逻 辑,W,CAS,RAS,A9A0 (0000010000),5.2.2 动态RAM,动态RAM的刷新,行选择线X,位线,读出再生 放大器,列选择线Y,T1,T2,C,数据I/O线,DRAM存储单元是依靠电容充放

14、电原理来保存信息的。,电容上的电荷会随时间而泄露,以致信息丢失。因此必须及时向保存“1”的那些存储单元补充电荷。,这一过程称为DRAM的刷新。,即对存储器进行一次读取、放大和再写入。由读出放大器完成。,5.2.2 动态RAM,动态RAM的刷新,刷新请求,CLK,地址多 路开关,刷新 定时,刷新地 址计数,控制 逻辑,刷新周期,刷新 地址,地址总线,刷新时 高阻态,DRAM,CLK1,按行进行，只要在刷新时限2ms中对DRAM系统进行逐行选中，就可实现全面刷新。,RAS,5.2.2 动态RAM,动态RAM 芯片,2164 (64K 1 位),41256 (256K1 位),每个单元 数据位数,8

15、根地址线,1根数据输入/输出引脚,为什么2164 用8个引脚可以实现64K的寻址？,动态RAM行列地址线复用,5.2.2 动态RAM,2164 读操作时序,5.2.2 动态RAM,2164 写操作时序,5.2.2 动态RAM,2164 刷新操作时序,课堂练习,双稳态触发器,静态RAM靠 存储信息，而动态RAM靠存储 信息，为保证动态RAM中的信息不丢失，需要进行 操作。,MOS电路中的栅极电容,刷新,例5-1 某一RAM芯片内部采用两个64选1的地址译码器，并且有一个数据输入和一个输出端。试问该RAM芯片内部的容量及内部存储器的阵列格式。,5.2.2 动态RAM,分析:两个64选1的地址译码器

16、，分别是行地址和列地址的译码器,内部是64行64列的阵列格式，共有4K个存储单元,有一个数据输入和一个输出端,每个存储单元容纳1个二进制位,综上，芯片容量是4K1位,主要内容,存储器概述,随机读写存储器,CPU与存储器的连接,现代微机的存储体系,5.3 CPU与存储器的连接,存储器芯片与CPU之间的连接，实质上就是与系统总线的连接，包括地址总线、数据总线和控制总线。,SRAM的扩展,1,存储器的译码,2,预备知识,芯片容量：每个存储芯片所能存储的二进制位数,字长：,存储器的容量：一个存储器的存储单元个数，多以字节为 单位表示,芯片的地址单元数数据线位数,一个存储单元所包含的二进制位数,存储容量

17、,预备知识,存储芯片的引出线,地址线 An-1A0,地址线的根数n决定了 芯片可寻址的范围,Intel 2114（10条地址线），寻址范围？,Intel 6264（13条地址线），寻址范围？,SRAM ：寻址范围=2n,DRAM ：寻址范围=22n,预备知识,数据线 Dx（1，4，8位）,1条：RAM芯片的数据线一般为1条，这样的芯片称为位片。构成存储器时作为数据总线中的任意一位,8条：芯片的引出线已指定相应数据位的名称（D7D0）,4条：可为数据总线的高四位或低四位,存储芯片的引出线,预备知识,读写控制,片选,存储芯片的引出线,课堂练习,下列SRAM各需要多少个地址输入端？,5124位、1K

18、8位、1K4位、2K4位、4K12位、 16K1位、64K1位、2561位,已知芯片的容量N，反求地址线的根数P：P=log2N,预备知识,一般构成微型计算机系统的存储器均以字节为基本单元编址。,1）对于数据线不满8位的存储芯片怎么使用？ 2）若存储器字节容量大于已有芯片的容量，怎么处理？,思考：,5.3.1 存储器扩展,位扩展,存储器芯片的字数（容量）满足存储器系统的要求，,例如8片2K1位的芯片组成容量为2KB的存储器。,但其每个字的位数（字长）小于存储器系统的要求。,存储单元个数,5.3.1 存储器扩展,位扩展,1K4位芯片存储芯片组成1K8的存储器。,每个存储芯片的地址线和控制线（包括

19、片选信号线、读写信号线等）并联在一起，以保证对每个芯片及内部存储单元的同时选中。,数据线分别连至数据总线的不同位上，以保证通过数据总线一次可访问到指定位数数据。,5.3.1 存储器扩展,A11 A10 A9 A0,M/IO,8088,WR,D0 D3 D4 D7,译 码 器,A9 A0,CS,WE,I/O I/O,2114 （1）,Y0,A9 A0,CS,WE,I/O I/O,2114 （2）,例5-2 用1K4的Intel2114芯片构成1K8的存储器系统,0,0,0,0,1,1,000H3FFH,5.3.1 存储器扩展,X X,X X,0 0 0 0,0 0 1 1,0000H,03FFH

20、,5.3.1 存储器扩展,字扩展/地址扩充,存储器芯片的位数（字长）符合存储器系统的要求，但其字数（容量）不够。,此时采用地址串联的方法,存储单元个数,5.3.1 存储器扩展,例如用16K8位芯片构成64KB的存储器,地址线,片内地址线,片选地址线,5.3.1 存储器扩展,片内地址线,片选地址线,例5-3 用2K8的Intel 2716芯片构成8K8b的存储器系统,5.3.1 存储器扩展,2716-1,X X,0 0,X X,0 0,0 0 0,1 1 1,0000H,07FFH,2716-2,X X,X X,0 1,0 1,0 0 0,1 1 1,0800H,0FFFH,2716-3,X X

21、,1 0,X X,1 0,0 0 0,1 1 1,1000H,17FFH,2716-4,X X,X X,1 1,1 1,0 0 0,1 1 1,1800H,1FFFH,5.3.1 存储器扩展,字位同时扩展,当存储器芯片的单元数和I/O位数均不符合存储器系统的要求，就需要用多片这样的芯片同时进行字扩展和位扩展。,5.3.1 存储器扩展,例如用2564位芯片构成1KB的存储器,5.3.1 存储器扩展,字位同时扩展,当存储器芯片的单元数和I/O位数均不符合存储器系统的要求，就需要用多片这样的芯片同时进行字扩展和位扩展。,1）首先要弄清楚RAM总容量与单片容量之间的关系;,2）按字节容量（8位）组成芯

22、片组；,3）根据存储器的总容量计算出芯片组的数目；,位扩展,字扩展,课堂练习,现有SRAM芯片若干，芯片的容量为5124，与组成16K8的静态存储器，试问：需要多少芯片组？需要多少芯片？,芯片数 =,16K8,5124,芯片组数 =,16K,512,= 32 组,= 32 2,= 64 片,5.3.1 存储器扩展,字位同时扩展,4）确定存储器结构,关键是地址线的确定,地址线,片内地址线,片选地址线,对片内存储单元进行寻址,选择芯片组,课堂练习,现有SRAM芯片若干，芯片的容量为5124，与组成16K8的静态存储器，试问：用于片内地址选择需要用多少根地址线？片选地址线数目？,片内地址线 = lo

23、g2512 = 9,片选地址线 = log2,16K,512,= 5,课堂练习,试分析各芯片组的寻址范围？,讨论,一个芯片组的容量：n1M，每组所需芯片数：M/m1,所需芯片组数为: N/n1,所需芯片总数为:（N/n1）（ M/m1 ）,已知单片容量为n1m1(n1为单片寻址范围，m1为数据线位数)， 要求存储器总量为NM（N为寻址范围，M为数据字长)。,讨论,片内地址线数目: p1=log2n1，与系统总线中的A0Ap11相连,存储器总的地址线数目：p2=log2N,用于片选信号的地址线数：p=p2p1,将p译码后分别接至各芯片组的片选端，即完成了存储器容量的 计算与连接,已知单片容量为n

24、1m1(n1为单片寻址范围，m1为数据线位数)， 要求存储器总量为NM（N为寻址范围，M为数据字长)。,5.3.1 存储器扩展,译 码 器,IO/M,WR,D0,A9 A0,A10 A11,D1,D2,D3,D6,D7,D4,D5,A9 A0,CS,WE,I/O0I/O1I/O2I/O3,1K4 2114(1),A9 A0,CS,WE,I/O0I/O1I/O2I/O3,1K4 2114(2),A9 A0,CS,WE,I/O0I/O1I/O2I/O3,1K4 2114(3),A9 A0,CS,WE,I/O0I/O1I/O2I/O3,1K4 2114(4),第1组,第2组,例5-4 用1K4的In

25、tel 2114芯片构成2K8b的存储器系统,5.3.1 存储器扩展,2114-1 2114-2,X X X,0 0,X X X,0 0,0 0,1 1,0000H,03FFH,X X X,X X X,0 1,0 1,0 0,1 1,0400H,07FFH,2114-3 2114-4,问题：以上各例子中，地址总线并没有全部参与译码， 剩余的高位地址线该如何处理？,第1组,第2组,5.3 CPU与存储器的连接,存储器芯片与CPU之间的连接，实质上就是与系统总线的连接，包括地址总线、数据总线和控制总线。,SRAM的扩展,1,存储器的译码,2,5.3.2 存储器译码,存储器与地址总线的连接，包括两方

26、面内容： 一是高位地址线译码，用以选择存储芯片； 二是低位地址线连接，用以通过片内地址译码器选择存储单元,线选法,全译码法,部分译码法,5.3.2 存储器译码,线选法,线选法是指高位地址线不经过译码，直接作为存储芯片的片选信号。,例5-5 假定某微机系统的存储容量为4KB，CPU寻址空间为64KB（即地址总线为16位），所用芯片容量为1KB（即片内地址为10位）。,5.3.2 存储器译码,A0A9,A10,A11,A12,A13,每根高位地址线接一块芯片，用低位地址线实现片内寻址,结构简单，但地址空间浪费大，整个存储器地址空间不连续，而且由于部分地址线未参加译码，还会出现地址重叠。,0400H

27、07FFH,0800H0BFFH,1000H13FFH,2000H23FFH,任何时刻不允许出现A10A13中两位以上同时为1的情况,5.3.2 存储器译码,地址重叠,一个存储单元具有多个存储地址的现象； 例如：上例中1号芯片在一个段内(64K)有4组地址可用 0400H07FFH，4400H47FFH，8400H87FFH，C400HC7FHH 原因：有些高位地址线没有用、可任意； 使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址”； 选取的原则：高位地址全为0的地址。,5.3.2 存储器译码,全译码法,全译码法是指将地址总线中除片内地址以外的全部高位地址接到译码器的输入

28、端参与译码。,例6-6 设CPU寻址空间为64KB（地址总线为16位），存储器由8片容量为8KB的芯片构成。,5.3.2 存储器译码,A0A12,A13A15,Y1,Y0,Y7,0000H1FFFH,2000H2FFFH,E000HFFFFH,5.3.2 存储器译码,当存储器容量小于可寻址的存储空间时，可从译码器输出线中选出连续的几根作为片选控制，多余的令其空闲，以便需要时扩充。,特点,采用全译码法，每个存储单元的地址都是唯一的，不存在地址重叠，但译码电路较复杂，连线也较多。,5.3.2 存储器译码,部分译码法,将高位地址线中的一部分（而不是全部）进行译码，产生片选信号。该方法常用于不需要全部

29、地址空间的寻址能力，但采用线选法地址线又不够用的情况。,例6-7 CPU地址总线为16位，存储器由4片容量为8KB的芯片构成时，采用部分译码法寻址32KB。,5.3.2 存储器译码,由于未参加译码的高位地址与存储器地址无关，因此存在地址重叠问题。,当选用不同的高位地址线进行部分译码时，其译码对应的地址空间不同。,A15,（不参加译码）,A0A12,00001FFF,20003FFF,40005FFF,60007FFF,=0,=1,80009FFF,A000BFFF,C000DFFF,E000FFFF,5.3.2 存储器译码,例5-8 请将SRAM 6264芯片（8K8）与8088系统连接，使其

30、地址范围为：38000H39FFFH和78000H79FFFH。假设用74LS138译码器构成译码电路,5.3.2 存储器译码,工作条件：,工作原理：,将复合的输入信号变为枚举的输出信号,5.3.2 存储器译码,MEMW,8088 CPU系统,D0D7,A0 A12,A0 A12,D0D7,MEMR,WE,OE,CS1,CS2,6264,A17,A16,A15,A19,A14,A13,138,G1,G2B,C,B,A,Y0,Y7,1,0,0,0,0,0,1,1,1,0,0/1,1/0,可接其他 存储芯片,G2A,8086 CPU 与 SRAM 的连接,用2142 SRAM构成一个2KB的存储器

31、系统。2142 SRAM是1K4位，必须用4片2142连接成2KB的存储器。图中给出了存储器位扩展的方法。,8086的数据总线宽度为16,用于指示低8位数据有效,高8位数据总线允许信号，用于指示高8位数据有效,主要内容,存储器概述,随机读写存储器,CPU与存储器的连接,现代微机的存储体系,现代微机的存储体系,Cache-主存存储层次,1,主辅存存储体系,2,并行主存系统及新型RAM,3,5.4.1 Cache-主存存储层次,用高速的静态RAM组成小容量的存储器，称作高速缓冲存储器(Cache)。,速度接近CPU,主存,数据总线,CPU,主存 地址 寄存器,替换控制部件,主存-Cache 地址变

32、换 机构,Cache 地址 寄存器,Cache 存储体,地址总线,不命中,命中,程序访问的局部性原理。,Cache控制器,5.4.1 Cache-主存存储层次,Cache-主存的地址映像,为了把信息装入Cache中，必须应用某种函数把主存地址映像到Cache中定位，称作地址映像。 当信息按这种映像关系装入Cache后，执行程序时应将主存地址变换为Cache地址，这个变换过程成为地址变换。 与主存容量相比，Cache的容量很小，它所保存的信息仅是主存信息的一个子集，因此通常若干个主存地址将映像同一个Cache地址。,5.4.1 Cache-主存存储层次,Cache-主存的地址映像,直接映像 全相

33、联映像 组相联映像,5.4.1 Cache-主存存储层次,替换策略,先进先出算法FIFO（First In First Out） 按调入Cache的先后决定淘汰的顺序。 近期最少使用算法LRU（Least Recently Used） 按Cache中各页面使用的频繁程度决定淘汰的顺序。,课堂练习,D,主存和CPU之间增加高速缓存的目的是 。,A. 解决CPU和外存之间的速度匹配问题,B. 扩大存储容量,C. 即扩大存储容量又提高存取速度,D.解决CPU和主存之间的速度匹配问题,5.4 现代微机的存储体系,Cache-主存存储层次,1,主辅存存储体系,2,并行主存系统及新型RAM,3,5.4.2 主辅存存储体系,主存,辅存,CPU,辅助软硬件设备,由半导体器件构成，其速度远高于磁表面存储器，但价格要高数十倍，容量也小得多，且掉电后信息即丢失，因此只能用来存储一些CPU所执行的程序和数据,一般为磁表面存储器和光存储器，成本低、容量大、速度