共源共栅运算放大器的设计

1、高性能折叠式共源共栅运算放大器的设计朱治鼎，彭晓宏，吕本强，李晓庆（北京工业大学 集成电路与系统集成实验室，北京）摘要：折叠式共源共栅结构能够提供足够高的增益，增大带宽以及提高共模抑制比和电源电压抑制比。本文基于chartered0.35um工艺，设计验证了一种折叠式共源共栅结构的差分输入运算放大器的性能参数。给出了整个电路结构，详细分析了折叠式共源共栅放大器。从spectre仿真结果得到，该电路在3.3v电源电压下具有98.11db的直流开环增益，9.2mhz的单位增益带宽，57.1的相位裕度，85.51db 的共模抑制比以及58.56db的电源电压抑制比，达到了预期的设计目标。关键词：折叠

2、式共源共栅；chartered0.35um工艺；运算放大器；design of high performance folded-cascode operational amplifierzhu zhiding, peng xiaohong, lv benqiang，li xiaoqing(vlsi & system laboratory, beijing university of technology, beijing, china)abstract: folded-cascode operational amplifier not only supply high gain, large

3、bandwidth, but also can increase cmrr and psrr. the performance parameters of a folded-cascode operational amplifier are designed and validated based on chartered0.35um process. the complete circuit is given and the folded-cascode operational amplifier is analyzed in detail. simulation with spectre

4、at 3.3v voltage showed that the operational amplifier had a dc open-loop gain of 98.11db, a unity gain bandwidth of 9.2mhz, a phase margin of 59, a cmrr of 85.51db and a psrr of 58.56db, and the specification met the design target.key words: folded-cascode; chartered0.35um process; operational ampli

5、fier 1 引言运算放大器已经成为模拟电路设计中用途最广，最重要的部件。运算放大器是具有足够正向增益的放大器，当加负反馈时，闭环传输函数与运算放大器的增益几乎无关。利用这个原理可以设计很多有用的模拟电路和系统。对运算放大器最主要的要求是有一个足够大的开环增益以符合负反馈的概念1。直观来说，长沟道，低偏置电流，多级运放可以实现高增益，然而这会导致多个极点；高单位增益带宽电路又要求短沟道，高偏置电流，单极点电路来实现。由于cascode结构本身具备频率特性好，输出电阻高，主极点由负载电容决定，在各种放大器结构中功耗最低等优点，能够在不降低增益带宽积的条件下提高电路的直流增益，从而满足各个方面的需

6、要2。本文从电路设计性能要求出发，设计了两级高增益运算放大器。第一级为差分输入单端输出的折叠式共源共栅放大器以达到高增益及适当摆幅的目的，第二级采用共源极电路结构以增大输出摆幅，同时提供适当的增益。不仅从理论上满足了高增益，高共模抑制比，高的电源抑制比等要求，而且经过spectre软件仿真显示，该结构直流增益达到了98.11db，相位裕度达到了57.1。2 电路结构图1的框图给出了运放的主要部分。cmos运放的差分跨导级构成了运放的输入级，有时还起从双端差分输入到单端输出的变换作用。通常，整个电路的增益，一大部分都是由输入差分级提供的，它还可改善噪声性能和降低输入失调。第二级一般采用反相器。当

7、差分输入级没有完成差分-单端变换时，就由第二级反相器来完成。偏置电路是用来给晶体管建立适当的静态工作点。另外，要用补偿技术来稳定闭环特性。图1 运放的整体结构fig.1 structure of the op amp2.1 输入差分跨导级设计及分析共源共栅结构的运算放大器根据输入结构的不同分为套筒式和折叠式两种方式，套筒式共源共栅运算放大器由于输入摆幅小，不利于闭环使用；而折叠式共源共栅运算放大器输入摆幅和输出摆幅都相对高一些，能够闭环使用，因此具有更广泛的使用范围3。设计指标要求开环增益大于90db，这就要求采用两级放大器。并且第一级选择cascode结构以提供高增益。要求共模输入电压范围是

8、0-2.4v，而采用的电源电压是0-3.3v，因此要采用pmos管输入的cascode结构。本文设计的差分输入单端输出的折叠式共源共栅放大器如图2所示。其中：m1, m2, m3, m4构成折叠式差分电路；m5, m6构成运放两支路的偏置电流源；m7, m8, m9, m10构成共源共栅电路；m0差分电路的尾电流源pmos管。vbias1，vbias2，vbias3偏置电压由偏置电路提供。图2 折叠式共源共栅运算放大器电路fig.2 folded-cascode operational amplifier运放的增益表达式为：av1=gm*rout。gm为输入差分管的m1，m2的跨导gm1,2，

9、rout为输出节点输出电阻：rout=gm7*ro7*ro9/gm3*ro3*(ro2/ro5).所以av1=gm1*gm7*ro7*ro9/gm3*ro3*(ro2/ro5),可见，共源共栅结构能够提供较高的增益。2.2 输出级结构设计第二级一般采用反相器结构，考虑到输出摆幅要求在0.3-3v之间，输出可以采用电流源负载的共源极，这种电路结构在负载上的电压不是紧随其负载阻抗变化而变化。图3为本文所实际采用的pmos管输入的电流源负载共源输出级，能很好的满足输出摆幅的要求。其中pmos管m11作为输入管，nmos管m12作为电流源负载。vbias偏置电压由偏置电路提供。图3 输出级fig.3

10、output stageav2=gm*rout，gm=gm11，rout=ro11/ro12。输出摆幅为：vdd-（vgs11-vth11）-(vgs12-vth12)，可见带电流源负载的共源级输出能够提供较大的摆幅，还能提供适当的增益。2.3 偏置电路和运算放大器整体电路的设计偏置电路提供电路中所用的所有偏置电压，vb3为m0管提供偏置电流，vb1为m3，m4提供偏置电压，vb2为m5，m6，m12提供偏置电压。在实际中为了满足匹配，偏置电路中管子长度应该与运放中相应的管子的长度相等。iref是由外部引入的基准电流。图4为本文所设计的偏置电路。图4 偏置电路fig.4 bias circui

11、t图5为本文所设计的运算放大器的整体电路。各个端口定义为：vdd-工作电压；gnd-电源地；vin1-反相输入端；vin2-同相输入端；out-输出端；电阻rm=2.5k欧姆，电容cm=1pf。iref为10ua的电流源。在电路的第一级和第二级输出端之间添加了密勒补偿电容和补偿电阻。由于第一级为共源共栅结构，所以主极点在第一级的输出节点。采用密勒补偿电容cm把主极点向低频移动，非主极点向高频移动来实现极点分离。添加补偿电阻rm来减小右半平面的零点对系统稳定性的影响，从而改善运算放大器的频率特性。电路所带负载为5pf的电容。表1为整个运算放大器的各个器件尺寸参数。图5 整体运算放大器电路图fig

12、.5 complete circuit of operational amplifier表1 运算放大器的各个器件尺寸参数table1 device parameters of operational amplifier尺寸m0m1m2m3m4m5w/um121010111111l/um111332m101515443尺寸m6m7m8m9m10m11w/um11181811114l/um233331m355331尺寸m12m13m14m15m16w/um1192410.5l/um21321m72111cmclr2r1rm 1pf5pf47k2k2.5k3 电路仿真结果及版图实现所设计的电路仿真

13、采用cadence公司的仿真工具spectre，仿真模型采用chartered0.35um，3.3v工艺bsim3v3模型。图6所示为增益与相位仿真结果，增益为98.11db，单位增益带宽约为9.2mhz，相位裕度为57.1。图6 运算放大器的增益与相位曲线fig.6 amplitude and phase curves of the operational amplifier图7为所设计的运算放大器的电源电压抑制比仿真结果，可见低频电源电压抑制比为：58.56db。 图7 电源电压抑制比仿真结果fig.7 the simulation result of psrr 图8为所设计运算放大器的共

14、模抑制比仿真结果，低频共模抑制比为：85.51db。图8 共模抑制比测试结果fig.8 the simulation result of cmrr基于chartered035工艺，利用cadence公司的virtuoso工具设计了本论文所设计的电路的版图，如图9所示。通过对版图的drc和lvs检查，证明此版图符合工艺规则要求。最后进行了后仿，并把后仿与前仿结果做了对比。后仿低频增益下降至92db，相位裕度下降至53.7，单位增益带宽为8.72mhz，电源电压抑制比为58.1db，共模抑制比为83.2db。尽管各个参数都略有下降，但仍符合设计要求。图9 电路版图fig.9 layout of t

15、he circuit4 结论本文设计验证的运放是一种折叠式共源共栅运放，具有高低频增益，高的电源抑制比，高共模抑制比等特点。利用cadence-spectre仿真工具进行了dc，ac，及瞬态分析。仿真结果表明，本文所设计的运放具有98.11db的直流开环增益，在5pf的负载电容条件下，运放的单位增益频率为9.2mhz，相位裕度为57.1,共模抑制比为85.51db，电源电压抑制比为58.56db。并基于chartered035工艺，利用cadence公司的virtuoso工具实现了本电路的版图设计，并对电路进行了后仿，后方参数指标略有下降，但仍符合设计要求，达到了所预期的设计目标。通过对w/l或者直流偏置的微小调节就可以让放大器工作在指定的工作范围。参考文献：1 philip e.allen, r.holberg. cmos模拟集成电路与设计m.北京：电子工业出版