第2章 FPGA／CPLD结构原理.ppt

1、EDA 技术实用教程,第 2 章 FPGA/CPLD 结构原理,2.1 概 述,KX康芯科技,图2-1 基本PLD器件的原理结构图,与门、或门、非门、传输门,组合电路，在逻辑上输出总是当前输入状态的函数。,时序电路，其输出是当前系统状态与当前输入状态的函数，它含有存储元件。,乘积项逻辑可编程,KX康芯科技,2.1 概 述,2.1.1 可编程逻辑器件的发展历程,紫外线或电擦除PLD,或阵列编程(1次),与或阵列均编程 (1次),或阵列编程 (1次),或阵列编程(多次),复杂PLD,现场编程门阵列,KX康芯科技,2.1 概 述,2.1.2 可编程逻辑器件的分类 (按集成度 ),图2-2 PLD按集

2、成度分类,一般以GAL22V10作为比对，集成度大于GAL22V10的称为复杂PLD，反之归类为简单PLD。,2.1 概 述,按编程工艺分类 (1)熔丝(Fuse)型器件(编程使连接断开)。 (2)反熔丝(Antifuse)型器件(编程使连接接通) 。 (3)EPROM型(紫外线擦除编程信息)。 (4)EEPROM型(电擦除编程信息) 。 (5)SRAM型(只能每次开机现场编程信息) 。 (6)Flash型(在线编程，读写速度基本相同)。,编程过程就是根据设计的熔丝图文件来烧断对应的熔丝，达到编程的目的。(一次性可编程 ),在编程处通过击穿漏层使得两点之间获得导通。与熔丝烧断获得开路正好相反。

3、 (一次性可编程 ),电可擦写编程（或阵列）器件，现有的大部分CPLD及GAL器件采用此类结构。它是对EPROM的工艺改进，不需要紫外线擦除，而是直接用电擦除。,SRAM查找表结构的器件，大部分FPGA器件都采用此种编程工艺。 这种编程方式在编程速度、编程要求上要优于前四种器件，不过SRAM型器件的编程信息存放在RAM中，在断电后编程信息就丢失了，再次上电需要再次编程(配置)。因而需要专用器件来完成这类配置操作。而前四种器件在编程后是不丢失编程信息的。,由于反熔丝结构的可编程逻辑器件只能一次性可编程，对于产品的研制和升级带来了麻烦。 采用了反熔丝工艺的Actel公司，为了解决上述反熔丝器件的不

4、足之处，推出了采用Flash工艺的FPGA，可以实现多次可编程，也可以做到掉电后不需要重新配置。,称为紫外线擦除电可编程（或阵列）逻辑器件，是用较高的编程电压进行编程。当需要再次编程时，用紫外线进行擦除。与熔丝、反熔丝型不同，EPROM可多次编程。有时为降低生产成本，在制造EPROM型器件时不加用于紫外线擦除的石英窗口，于是就不能用紫外线擦除，而只能编程一次，也被称为OTP器件。,KX康芯科技,2.2 简单PLD结构原理,2.2.1 逻辑元件符号表示,图2-3 常用逻辑门符号与现有国标符号的对照,KX康芯科技,2.2 简单PLD结构原理,2.2.1 电路符号表示(描述PLD内部结构的专用电路符

5、号 ),图2-4 PLD的互补缓冲器 图2-5 PLD的互补输入 图2-6 PLD中与阵列表示,固定连接,编程连接,未连接,4输入与门,原变量正反相输出(便于编程时连接),KX康芯科技,2.2 简单PLD结构原理,2.2.1 电路符号表示,图2-7 PLD中或阵列的表示 图2-8 阵列线连接表示,4输入或门(A、C编程连接，化简表达式F=A+C),KX康芯科技,2.2 简单PLD结构原理,2.2.2 PROM,图2-9 PROM基本结构,F=f(M,W) (M:存储单元位、W:译码线),与阵列逻辑结构,或阵列逻辑结构,KX康芯科技,2.2 简单PLD结构原理,2.2.2 PROM,图2-10

6、PROM的逻辑阵列结构,译码器,存储矩阵 （编程改变单元值）,KX康芯科技,2.2 简单PLD结构原理,2.2.2 PROM,图2-11 PROM表达的PLD阵列图,全译码(完全乘积项),可编程存储阵列 (连通传送1，断开传送0),KX康芯科技,3.2 简单PLD结构原理,3.2.2 PROM (构成半加器),图3-12 用PROM完成半加器逻辑阵列,进位输出C (C=A0 与 A1),相加结果输出S (S=A0 异或 A1),KX康芯科技,2.2 简单PLD结构原理,2.2.3 PLA (与或阵列均编程),图2-13 PLA逻辑阵列示意图,KX康芯科技,2.2 简单PLD结构原理,2.2.3

7、 PLA,图2-14 PLA与 PROM的比较,部分乘积项(可编程),完全乘积项,KX康芯科技,2.2 简单可编程逻辑器件原理,2.2.4 PAL(只对与阵列编程、或阵列固定),图2-15 PAL结构,图2-16 PAL的常用表示,KX康芯科技,图2-17 一种PAL16(输入)V8 (输出)的部分结构图,多路选择器(SG1 SL0选择控制),加上D触发器，旨在实现时序电路的可编程。,SG1 SL0=10：时序电路编程模式,或逻辑正反向输出控制,信号反馈,输入引脚,输出反馈信号,输出引脚,KX康芯科技,图2-15 PAL结构,2.2.5 GAL,逻辑宏单元 (三种输出模式),输出总控,时钟总控

8、,KX康芯科技,2.2 简单PLD结构原理,2.2.5 GAL,图2-19 寄存器输出结构,逻辑宏单元 (寄存器输出结构),(1)寄存器模式OLMC有两种输出结构： 寄仔器输出结构(图2-19)：异或门输出经D触发器至三态门，触发器的时钟端CLK连公共CLK引脚、三态门的使能端OE连公共OE引脚，信号反馈来自触发器。,KX康芯科技,2.2 简单PLD结构原理,2.2.5 GAL,图2-20 寄存器模式组合双向输出结构,控制输出,引脚反馈输入,(1)寄存器模式OLMC有两种输出结构： 寄存器模式组合输出双向口结构(图2-20)：输出三态门受控，输出反馈至本单元，组合输出无触发器。,KX康芯科技,

9、2.2 简单PLD结构原理,2.2.5 GAL,图2-21 组合输出双向结构(与图3-20类同),(2)复合模式OLMC有两种输出结构： 组合输出双向口结构(图2-21)：大致与寄存器模式下组合输出双向口结构相同；区别是引脚CLK、OE在寄存器模式下为专用公共引脚，不可它用。,控制输出,引脚反馈输入,KX康芯科技,2.2 简单PLD结构原理,2.2.5 GAL,图2-22 复合型组合输出结构,只有输出控制,(2)复合模式OLMC有两种输出结构： 组合输出结构(图2-22)：无反馈，其他同组合输出双向口结构。,KX康芯科技,2.2 简单PLD结构原理,2.2.5 GAL,图2-23 反馈输入结构

10、,只有引脚反馈输入,(3)简单模式OLMC可定义三种输出结构： 反馈输入结构(图2-23)：输出三态门被禁止，该单元的“与-或”阵列没输出功能，但可作为相邻单元的信号反馈输入端，该单元反馈输入端的信号来自另一个相邻单元。,KX康芯科技,2.2 简单PLD结构原理,2.2.5 GAL,图2-24 输出反馈结构,将输出信号反馈输入,(3)简单模式OLMC可定义三种输出结构： 输出反馈结构(图2-24)：输出三态门被恒定打开，该单元的“与-或”阵列不具有输出功能，但可作为相邻单元的信号反馈输入端。该单元的反馈输入端的信号来自另一个相邻单元。,KX康芯科技,2.2 简单PLD结构原理,2.2.5 GA

11、L,图2-25 简单模式输出结构,输出信号不加控制(两态),(3)简单模式OLMC可定义三种输出结构： 输出结构(图2-25)：异或门输出不经触发器，直接通过使能的三态门输出。该单元的输出通过相邻单元反馈，此单元的信号反馈无效。,KX康芯科技,2.3 CPLD的结构及其工作原理,图2-26 MAX7000系列的单个宏单元结构,简单PLD器件被CPLD取代的原因如下： (1)阵列规模较小，资源不够用于设计数字系统。当设计较大的数字逻辑时，需要多片器件，性能、成本及设计周期都受影响。 (2)片内寄存器资源不足，且寄存器的结构限制较多(如有的器件要求时钟共用)，难以构成丰富的时序电路。 (3)I/O

12、不够灵活，如三态控制等，限制了片内资源的利用率。 (4)编程不便，需用专用的编程工具，对于使用熔丝型的简单PLD更是不便。 相对GAL在结构和集成规模有较大的改进,为相邻宏单元共享的与逻辑,来自相邻宏单元与逻辑扩展,置位控制,旁路寄存器输出,复位控制,寄存器输入,寄存器时钟,寄存器使能,MAX7000包含32256个宏单元，其单个宏单元结构如图3-26所示。每16个宏单元组成一个逻辑阵列块(Logic Array Block，LAB)。,编程模式控制位,KX康芯科技,2.3 CPLD的结构及其工作原理,图2-27 MAX7128S的结构,1逻辑阵列块(LAB),每个LAB由16个宏单元的阵列组

13、成。 每个LAB有下列输入信号： 来自作为通用逻辑输入的PIA的36个信号。 全局控制信号，用于寄存器辅助功能。 从I/O引脚到寄存器的直接输入通道。,MAX7000结构主要是由多个LAB组成的阵列以及它们之间的连线构成。 多个LAB通过可编程连线阵列(PIA)和全局总线连接在一起，全局总线从所有的专用输入、I/O引脚和宏单元馈入信号。,KX康芯科技,2.3 CPLD的结构及其工作原理,2宏单元,MAX7000系列中的宏单元由逻辑阵列、乘积项选择矩阵和可编程寄存器三个功能块组成，它们可以被单独地配置为时序逻辑和组合逻辑工作方式。 逻辑阵列实现组合逻辑，可以给每个宏单元提供五个乘积项。乘积项选择

14、矩阵分配这些乘积项作为到或门和异或门的主要逻辑输入，以实现组合逻辑函数；或者把这些乘积项作为宏单元中寄存器的辅助输入：清零(Clear)、置位(Preset)、时钟(Clock)和时钟使能控制(Clock Enable)。,KX康芯科技,2.3 CPLD的结构及其工作原理,图2-28 共享扩展乘积项结构,3扩展乘积项,大部分逻辑函数能够用在每个宏单元中的五个乘积项实现，但更复杂的逻辑函数需要附加乘积项；可以利用其他宏单元以提供所需的逻辑资源。对于MAX7000S系列，还可以利用其结构中具有的共享和并联扩展乘积项，即扩展项(图2-28、图2-29)。这两种扩展项作为附加的乘积项直接送到LAB的任

15、意一个宏单元中。利用扩展项可保证在实现逻辑综合时，用尽可能少的逻辑资源，得到尽可能快的工作速度。,(1)共享扩展项。每个LAB有16个共享扩展项。共享扩展项由每个宏单元提供一个单独的乘积项，通过一个非门取反后反馈到逻辑阵列中，可被LAB内任何一个或全部宏单元使用和共享；以便实现复杂的逻辑函数。 采用共享扩展项后要增加一个短的延时。图2-28表示出共享扩展项是如何馈送到多个宏单元的。,KX康芯科技,2.3 CPLD的结构及其工作原理,3扩展乘积项,图2-29 并联扩展项馈送方式,(2)并联扩展项。并联扩展项是宏单元中一些没有被使用的乘积项，可分配到邻近的宏单元去实现快速、复杂的逻辑函数。 使用并

16、联扩展项，允许最多20个乘积项直接送到宏单元的“或”逻辑，其中5个乘积项是由宏单元本身提供的，15个并联扩展项是从同一个LAB中邻近宏单元借用的。当需要并联扩展时，“或”逻辑的输出通过一个选择分频器，送往下一个宏单元的并联扩展“或”逻辑输入端。,KX康芯科技,2.3 CPLD的结构及其工作原理,4可编程连线阵列(PIA),图2-30 PIA信号布线到LAB的方式,不同的LAB通过在可编程连线阵列PIA上布线，以相互连接构成所需的逻辑。这个全局总线是一种可编程的通道，可以把器件中任何信号连接到其目的地。 MAX7000S器件的专用输入、I/O引脚和宏单元输出都连接到PIA，而PIA可把这些信号送

17、到整个器件内的各个地方。只有每个LAB需要的信号才布置从PIA到该LAB的连线。由图2-30可看出PIA信号布线到LAB的方式。,通过EEPROM单元控制与门的一个输入端，以选择驱动LAB的PIA信号。,KX康芯科技,2.3 CPLD的结构及其工作原理,5I/O控制块,图2-31 EPM7128S器件的I/O控制块,使能信号多选编程控制择,正负逻辑使能信号多路选择,减缓输出缓冲器的电压摆率(SlewRate)选择项，以降低工作速度要求不高的信号在开关瞬间产生的噪声。,I/O控制块允许每个I/O引脚单独被配置为输入、输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它的控制端信号来自一个多路

18、选择器，可以选择用全局输出使能信号其中之一进行控制，或者直接连到地(GND)或电源(VCC)上。图2-31表示的是EPM7128S器件的I/O控制块，它共有六个全局输出使能信号。这六个使能信号可来自：两个输出使能信号(OE1、OE2)、I/O引脚的子集或I/O宏单元的子集，并且也可以是这些信号取反后的信号。,KX康芯科技,2.4 FPGA的结构及其工作原理,2.4.1 查找表逻辑结构,图2-32 FPGA查找表单元,图2-33 FPGA查找表单元内部结构,2选1译码阵列,编程SRAM位单元,可编程的查找表LUT(Look Up Table)结构是可编程的最小逻辑构成单元。 大部分FPGA采用基

19、于SRAM(静态随机存储器)的查找表逻辑形成结构；就是用SRAM来构成逻辑函数发生器。 一个N输入的查找表，需要SRAM存储N个输入构成的真值表，需要用2的N次幂个位的SRAM单元。显然N不可能很大，否则LUT的利用率很低，输入多于N个的逻辑函数，必须用几个查找表分开实现。,输出 F= (-D)(C)(-B)(A)+ (-D)(C)(B)(-A)+ (D)(C)(B),KX康芯科技,2.4.2 Cyclone/CycloneII系列器件的结构与原理,图2-34 Cyclone 逻辑单元LE结构图,可构成多于4输入的组合逻辑,可构成移位寄存器链,KX康芯科技,2.4 FPGA的结构及其工作原理,

20、3.4.2 Cyclone/CycloneII系列器件的结构与原理,图2-35 Cyclone LE普通模式,每一个LE都可以通过LUT链直接连到下一个LE,LE的输入信号可以作为LE中寄存器的异步装载信号,Cyclone的LE可以工作在下列两种操作模式：普通模式和动态算术模式。普通模式下的LE适合通用逻辑应用和组合逻辑的实现。 在该模式下，来自LAB局部互连的四个输入将作为一个4输入1输出的LUT的输入端口。可以选择进位输入(cin)信号或者data3信号作为LUT中的一个输入信号。每一个LE都可以通过LUT链直接连到(在同一个LAB中的)下一个LE。在普通模式下，LE的输入信号可以作为LE

21、中寄存器的异步装载信号。,KX康芯科技,2.4.2 Cyclone/CycloneII系列器件的结构与原理,图2-36 Cyclone LE动态算术模式,进位多路选择控制,运算和结果输出,运算进位结果输出,工作在动态算术模式下，可以更好地实现加法器、计数器、累加器宽输入奇偶校验功能和比较器。 在动态算术模式下的单个LE内有四个2输入LUT，可被配置成动态的加/减法器结构。其中两个2输入LUT用于计算和信号，这是针对进位输入0或1进行的；另外两个2输入LUT用来生成进位输出信号，该信号是为进位选择电路的两条信号链提供的。,LUT链用来连接LE的LUT输出和下一个LE(在同一个LAB中)的LUT输

22、入； 寄存器链用来连接下一个LE(在同一个LAB中)的寄存器输出和下一个LE的寄存器数据输入。,KX康芯科技,2.4.2 Cyclone/CycloneII系列器件的结构与原理,10个LE构成1个LAB,图2-37 Cyclone LAB结构,逻辑阵列块LAB是由一系列相邻的LE构成。 每个Cyclone LAB包含10个LE、LE进位链和级联链、LAB控制信号、LAB局部互连、LUT链和寄存器链。,局部互连可以用来在同一个LAB的LE之间传输信号。 LAB中的局部互连信号可以驱动在同一个LAB中的LE，可以连接行与列互连和在同一个LAB中的LE。,KX康芯科技,2.4.2 Cyclone/C

23、ycloneII系列器件的结构与原理,图2-38 LAB阵列,4K RAM块(Cyclone中的嵌入式存储器，其功能： 4608位RAM。 200MHz高速性能。 真正的双端口存储器。 单个双端口存储器。 单端口存储器。 字节使能。 校验位。 移位寄存器。 FIFO设计。 ROM设计。 混合时钟模式。,相邻的LAB、左侧或者右侧的PLL(锁相环)和M4K RAM块(嵌入式存储器)通过直连线也可以驱动一个LAB的局部互连。,KX康芯科技,2.4.2 Cyclone/CycloneII系列器件的结构与原理,图2-39 LAB控制信号生成,每个LAB都有专用的逻辑来生成LE的控制信号，这些LE的控制

24、信号包括两个时钟信号、两个时钟使能信号、两个异步清零、同步清零、异步预置/装载信号、同步装载和加/减控制信号。 在同一时刻，最多可有10个控制信号。,KX康芯科技,2.4.2 Cyclone/CycloneII系列器件的结构与原理,图2-40 快速进位选择链,动态算术模式下LE的快速进位选择功能由进位选择链提供，进位选择链(进位链)通过冗余的进位计算的方式来提高进位功能的速度。,在计算进位的时候，预先(低位)对进位输入0为0(半加器)和进位输入1为1(全加器)的两种情况都计算，然后再由LAB进位输入 进行选择(0:半加器，1:全加器)。,KX康芯科技,2.4 FPGA的结构及其工作原理,2.4

25、.2 Cyclone/CycloneII系列器件的结构与原理,图2-41 LUT链和寄存器链的使用,扩展移位寄存器,扩展组合逻辑输入端,在LE之间除了LAB局部互连和进位外，还有LUT链、寄存器链。使用LUT链可以把相邻的LE中的LUT连接起来构成复杂的组合逻辑；寄存器链可以把相邻的LE中的寄存器连接起来得到诸如移位寄存器的功能。如图2-41所示。,KX康芯科技,2.4 FPGA的结构及其工作原理,2.4.2 Cyclone/CycloneII系列器件的结构与原理,图2-42 LVDS连接,差动输出、输入，提高抗干扰能力 。,Cyclone的I/O支持多种I/O接口，符合多种I/O标准，可以支

26、持差分的I/O标准，诸如LVDS(低压差分串行)和RSDS(去抖动差分信号)。也支持普通单端的I/O标准，比如LVTTL、LVCMOS、SSTL和PCI等，通过这些常用的端口与板上的其他芯片沟通。,KX康芯科技,2.5 硬件测试,2.5.1 内部逻辑测试,图2-43 边界扫描电路结构,2.5.2 JTAG(联合行动测试组)边界扫描测试,联合测试行动组(Joint Test Action Group，JTAG)开发了IEEEll49.1-1990边界扫描测试技术规范。 配置引脚提供边界扫描测试能力；可在器件正常工作时，在系统捕获功能数据。,强行加入的测试数据,串行地移入边界扫描单元。,捕获的数据

27、串行移出，并在器件外部同预期的结果进行比较。,(1)把ASIC中关键逻辑部分的普通寄存器用测试扫描寄存器来代替。在测试中可以动态地测试、分析设计其中寄存器所处的状态，甚至对某个寄存器加以激励信号，改变该寄存器的状态。 (2)嵌入式逻辑分析仪。与EDA工具软件相配合提供一种嵌入式逻辑分析仪，以帮助测试工程师发现内部逻辑问题。,KX康芯科技,2.5 硬件测试,表3-1 JTAG边界扫描IO引脚功能,2.5.2 JTAG边界扫描测试,KX康芯科技,2.5 硬件测试,图2-44 边界扫描数据移位方式,2.5.2 JTAG边界扫描测试,JTAG BST系统： (1) 指令寄存器：用来决定是否进行测试或访

28、问数据寄存器操作。 (2) 旁路寄存器：这个1位寄存器用来提供TDI和TDO的最小串行通道。 (3) 边界扫描寄存器(包含在每个引脚的I/O单元) ：由器件引脚上的所有边界扫描单元构成。 (4)TAP控制器：将外部JTAG信号转换成指令或其他信息传送控制信号。 (5)指令译码器：将指令寄存器输出信号转换成其他信息(旁路、BST、器件ID、ISP下载等)传送的多路选择信号。,KX康芯科技,2.5.2 JTAG边界扫描测试,图2-45 JTAG BST系统内部结构,KX康芯科技,2.5.2 JTAG边界扫描测试,由TMS控制传送指令或传送其他信息,指令译码输出控制其他信息传送,图2-45 JTAG

29、 BST系统内部结构,(1) 指令寄存器：用来决定是否进行测试或访问数据寄存器操作。 (2) 旁路寄存器：这个1位寄存器用来提供TDI和TDO的最小串行通道。 (3) 边界扫描寄存器(包含在每个引脚的I/O单元) ：由器件引脚上的所有边界扫描单元构成。 (4)TAP控制器：将外部JTAG信号转换成指令或其他信息传送控制信号。 (5)指令译码器：将指令寄存器输出信号转换成其他信息(旁路、BST、器件ID、ISP下载等)传送的多路选择信号。,KX康芯科技,2.5.2 JTAG边界扫描测试,图2-46 JTAG BST系统与与FPGA器件关联结构图,KX康芯科技,2.5.2 JTAG边界扫描测试,带

30、有边界扫描测试能力的单个I/O引脚的JTAG电路。,与单个I/O引脚(含JTAG电路)连接的I/O宏单元。,MODE=1：带有测试的I/O引脚； MODE=0：仅为I/O引脚。,宏单元位输出信号 (可通BST或直接输出),宏单元位输入信号 (可通BST或直接输入),引脚输出控制信号 (可通BST或直接输出),引脚输入信号,TDI串行输入(SHFT=1,通过捕获REG移入),TDO串行输出(SHFT=1,通过捕获REG移出),更 新 寄 存 器,捕 获 移 位 寄 存 器,KX康芯科技,2.5 硬件测试,图3-47 JTAG BST选择命令模式时序,2.5.2 JTAG边界扫描测试,2.5.3

31、嵌入式逻辑分析仪,复位后，TMS输出01100后TAP_STATE进入SHIFT_IR状态；并且TMS=0直到退出SHIFT_IR状态。 在SHIFT_IR状态下，TDO在TCK作用下，可输出测试结果。,在SHIFT_IR状态期间，指令码是在TCK的上升沿时刻通过TDI引脚上的移位数据送入IR。 当指令码正确地进入之后，经过译码输出，产生各种命令工作模式，分别以SAMPLE/PRELOAD(样品预装入)、EXTEST(测试)或BYPASS(旁路)三种模式之一进行测试数据的串行移位。,在FPGA中实现一个简单的嵌入式逻辑分析仪，借助JTAG电路，可以测试FPGA内部逻辑单元的信号状态。,KX康芯

32、科技,2.6 PLD产品概述,2.6.1 Lattice公司CPLD器件系列,1. ispLSI器件系列,2. ispMACH4000系列,3. Lattice EC & ECP系列,KX康芯科技,2.6 PLD产品概述,2.6.2 Xilinx公司的FPGA和CPLD器件系列,2. Spartan& Spartan-3 & Spartan 3E器件系列,5. Xilinx的IP核,3. XC9500 & XC9500XL系列CPLD,4. Xilinx FPGA配置器件SPROM,KX康芯科技,2.6 PLD产品概述,2.6.3 Altera公司FPGA和CPLD器件系列,1. Strati

33、x II 系列FPGA,5. MAX系列CPLD,3. ACEX系列FPGA,4. FLEX系列FPGA,2. Stratix系列FPGA,6. Cyclone系列FPGA低成本FPGA,7. Cyclone II系列FPGA,8. MAX II系列器件,9. Altera宏功能块及IP核,KX康芯科技,2.6 PLD产品概述,2.6.4 Actel公司的FPGA器件,2.6.5 Altera公司的FPGA配置方式与配置器件,表3-2 Altera FPGA常用配置器件,用于FPGA现场编程,Actel公司生产的FPGA广泛应用于通信等领域，该公司的部分FPGA系列采用了反熔丝结构，可以应用于

34、航空航天、军事领域。另外一些FPGA采用了Flash工艺制造。,KX康芯科技,2.7 CPLD/FPGA的编程与配置,表2-3 下载电缆各引脚信号名称,PS(被动串行)模式：Byte-Blaster MV、ByteBlaster II并口下载线。,(1)基于电可擦除存储单元的EEPROM或Flash技术。CPLD一股使用此技术进行编程。CPLD被编程后改变了电可擦除存储单元中的信息，掉电后可保存。某些FPGA也采用Flash工艺，比如Actel的ProASIC plus系列FPGA、Lattice的Lattice XP系列FPGA。,(2)基于SRAM查找表的编程单元。对该类器件，编程信息是保

35、存在SRAM中的，SRAM在掉电后编程信息立即丢失，在下次上电后，还需要重新载入编程信息。因此该类器件的编程一般称为配置。大部分FPGA采用该种编程工艺。,(3)基于反熔丝编程单元。Actel的FPGA、Xilinx部分早期的FPGA采用此种结构，现在Xilinx已不采用。反熔丝技术编程方法是一次性可编程。,KX康芯科技,2.7 CPLD/FPGA的编程与配置,2.7.1 CPLD在系统编程,图2-48 CPLD编程下载连接图,在系统可编程(ISP)就是当系统上电并正常工作时，计算机通过系统中的CPLD拥有ISP接口直接对其进行编程，器件在编程后立即进入正常工作状态。 JTAG接口本来是用作边

36、界扫描测试(BST)的，把它用作编程接口则可以省去专用的编程接口，减少系统的引出线。,KX康芯科技,2.7 CPLD/FPGA的编程与配置,2.7.1 CPLD在系统编程,图2-49 多CPLD芯片ISP编程连接方式,在系统板上的多个JTAG器件的JTAG口可以连接起来，形成一条JTAG链。 同样，对于多个支持JTAG接口ISP编程的CPLD器件，也可以使用JTAG链进行编程，当然也可以进行测试。,KX康芯科技,2.7 CPLD/FPGA的编程与配置,2.7.2 FPGA配置方式,Altera的SRAM LUT结构的器件中，FPGA可使用七种配置模式，这些模式通过FPGA上的两个模式选择引脚M

37、SEL1和MSEL0上设定的电平来决定： (1)配置器件模式，如用EPC器件进行配置。 (2)PS(Passive Serial被动串行)模式：MSEL1=0、MSEL0=0。 (3)PPS(PassiveParallel Synchronous被动并行同步)模式：MSEL1=1、MSEL0=0。 (4)PPA(Passive Parallel Asynchronous被动并行异步)模式：MSEL1=1、MSEL0=1。 (5)PSA(Passive Serial Asynchronous被动串行异步)模式：MSEL1=1、MSELO=0。 (6)JTAG模式：MSEL1=0、MSEL0=0。

38、 (7)AS(Active Serial主动串行)模式：这是针对EPCS系列配置器件而言的。,PS模式可利用PC机通过ByteBlaster MV对Almra器件应用ICR(在系统重新配置)。这在FPGA的设计调试时是经常使用的。,KX康芯科技,2.7 CPLD/FPGA的编程与配置,2.7.2 FPGA配置方式,图2-50 JTAG在线配置FPGA的电路原理图,与CPLD在系统编程的JTAG口类似，一个JTAG口可支持多个FPGA目标芯片。,KX康芯科技,2.7 CPLD/FPGA的编程与配置,2.7.3 FPGA专用配置器件,图2-51 EPCS器件配置FPGA的电路原理图,上电后，通过配置器件对于FPGA自动加载配置。FPGA上电自动配置，有许多