微机原理与接口技术6章.ppt

1、微电脑原理和介面技术，第六章半导体存储器可分为阳极型和金属氧化物半导体型。(1)双极阳极由TTL电晶体逻辑电路组成，在微电脑系统中经常用作缓存(缓存)。特性：工作速度快，与CPU处于同一级别。整合度低，功耗高，价格高。(2)金属氧化物半导体金属氧化物半导体也称为MOS型，主要用于在微电脑系统中构建内存。根据制造过程，可以分为NMOS、HMOS、CMOS、CHMOS等，并可用于创建各种半导体内存设备，如静态RAM、动态RAM、EPROM等。其特点是集成度高，功耗低，价格便宜，但速度比双极配件慢。制造过程特定分类、第6章半导体内存、内存访问特定分类：随机存取存储器RAM、静态RAM(静态RAM、S

2、RAM)静态RAM:使用由46个MOS管道组成的触发器作为基本存储设备，因此集成度低、成本高。确保由电路的结构存储的信息不丢失(停电时)；由于不需要刷新，如果操作速度快，通常用于大小较小的高速存储。静态RAM、单通信端口SRAM:地址、数据和读写控制信号集：双通信端口SRAM:两组独立地址、数据和读写控制信号。此外，SRAM还用作CPU上的缓存缓存，以提高CPU性能。随机存取存储器RAM、动态RAM(DRAM)动态RAM:由MOS管组成的基本存储设备，它依靠MOS管中的门电容来存储信息。由于浇口阻力高，信息可以保留在栅格中一段时间。但是，网关电容的信息仍然丢失，因此需要定期刷新动态RAM。集成

3、度高、成本低，非常适合大规模和超大规模集成电路制作。只读内存ROM，ROM的分类和特征：隐藏ROM，使用掩码更改MOS管的连接，即筹码存储中的信息。适合批量生产。可节目的ROM，即PROM。可以在现场写信息，但只能写一次。您可以清除可重写的EPROM。可以多次擦除，多次重写。有紫外线擦除的UVEPROM和用传记擦除复盖的EEPROM或E2PROM。半导体存储器的主要性能指标，存储容量：半导体存储器芯片的存储容量以NM表示存储器可以保存的二进制信息量，N表示存储单元数，M表示每个存储单元存储信息的比特数。示例6-1一个内存芯片的地址线为16位，存储器长度为8位，其存储容量是多少？解决方案：如果内

4、存芯片具有M位地址巴士，N位数据总线，则存储容量为N位。在牙齿内存芯片上，M为16位，N为8位，存储容量为8位=64K8位。每字单词长度、半导体存储器的主要性能指标、存储速度可以定义为两个时间参数，即访问时间TA，定义为从存储操作开始到操作完成的时间。存储周期TMC定义为启动两个独立存储操作所需的最短时间间隔。存储速度取决于内部存储的具体结构和工作机制。半导体内存的主要性能指标、可靠性存储的可靠性以平均故障间隔(MTBF，平均故障间隔)测量，MTBF越长，可靠性越高。性能价钱比主要包括上述三个茄子指标：存储容量、存储速度和可靠性。用途不同，存储要求也不同。某些阵列需要较大的存储容量。选择芯片时

5、，需要以存储容量为主，一些存储(例如高速缓冲区)需要以存储速度为主。半导体内存结构、随机内存(RAM)、静态随机内存(SRAM)、典型静态RAM筹码、典型静态RAM筹码，如HM 6116(2K8位)、6264(8K8位)、62128，以及6116(2)低功耗150mW，非负载100mW。(3)与TTL兼容。(4)针脚与标准2K8b筹码(例如2716筹码)相容。(5)时钟脉冲和定时门控脉冲完全静态。SRAM 6116针，SRAM 6116工作原理，切片选择信号，允许写入信号和允许输出信号组合控制SRAM 6116芯片的工作原理，SRAM 6116的内部功能框，静态RAM结构，2K * 8 16K

6、位，8条SRAM 626数据线，8条地址线：由RAM中的单位数确定。控制线：CE:筹码选择，有效时芯片工作。WE:读写控制，0点写，1点读；OE:输出控制，零值时允许输出。与CPU的连接。动态随机内存(DRAM)和信号存储在电容器C中。行选择信号有效时可以刷新或读取，但读取时列选择信号也必须有效。破坏性读数在Cs中读取后，为了保持现有信息(电荷)，要刷新放大器，必须补充电荷，保持原始信息不变。重写(刷新)。DRAM芯片采用位结构设计，旨在降低典型动态RAM筹码、降低筹码功耗、获得足够的集成程度、减少筹码外部封装针数，以及简化刷新控制。也就是说，每个存储设备在芯片上仅包含一个数据位(即4K1位、

7、8K1位、256K1位、64K1位)，存储体的这种结构是DRAM芯片的结构特征之一。DRAMIntel 2164，Intel 2164是64K1位DRAM芯片，基本特性：(1)访问时间为150ns/200ns(分别显示为2164A-15和2164A-20)。(2)低功耗，运行时最高275兆瓦，保持时最高27.5兆瓦。(3)每2毫秒需要刷新，一次刷新512个存储单元，2毫秒内需具有128个刷新周期。Intel 2164 a针脚，动态RAM动态RAM的位数均为1位。动态RAM的地址针脚只有实际地址行的一半。行、列地址控制输入CAS和RAS，如果控制输入有效，则读取一半地址，以便正确读取地址。216

8、4是64K1位RAM。2，2164结构箱、只读内存(ROM)、ROM制造商根据用户要求，在ROM的制作阶段通过“掩码”工艺将信息放入芯片，适合批量生产和使用。使用掩码ROM创建后，用户无法修改。可擦除的可编程ROM(EPROM)，基本存储设备电路核心组件包括FAMOS场效应电晶体(Floationg Grid Avalanche Injection Mos)，典型的EPROM筹码和EPROM芯片常用的组件如下：Intel 2732A，Intel 2732A是4K8b的12条EPROM地址线A11A0 8条电缆O7O0。允许信号选择芯片。用于将输出数据传输到数据行，以允许输出的信号。只有在两条控

9、制线都有效的情况下，才能获取从输出端读取的数据。2732A的工作方式，2732A包括6茄子工作方式、存储系统设计、存储系统设计：首先确定整个设备存储容量，然后根据需要确定选择内存芯片的类型和数量，以区分RAM、ROM区域，绘制地址分配图，以根据地址分配图确定解码方法，最后选择相应的部件绘制解码电路图。存储系统设计，选择内存筹码：根据内存容量和筹码容量确定所需的内存筹码数：T=总容量/单个磁盘容量注意：总容量是存储单元数8例：64KB存储为2164(64K1位):(64K8)/(64K1)但是部分CCS8086的低端存储(00000H003FFH)用作中断地址表，不能用作常规节目区域。8086的

10、高端(FFFF0H)是重置的节目入口，使用时要小心。、主存储设计、内存芯片和CPU的连接数据线：CPU的数据总线和存储的数据缆线直接连接。如果内存芯片的数据线小于8位，则需要并行多个芯片，以使数据线数与CPU所需的数相匹配。当内存芯片平行时，地址线、控制线是平行的，但数据线单独连接到数据总线。此时的要求是，可以选择在同一地址并行的几个芯片。、英特尔2148 1k 4位RAM芯片，具有1K8位内存、a9a0、d7d4、d3d0、2148、2148、d3d0、d3d0一般来说，总线总是有多组内存芯片，记忆体位址指定是区分这些内存芯片。内存芯片的地址线通常比CPU的地址线少。也就是说，除了直接连接到

11、内存芯片的地址线外，还有未连接的地址线。这些地址线通过解码器形成内存芯片的高地址。根据地址线连接、所选择的半导体存储器筹码地址线的数量，将CPU的地址线通过筹码外部(参见内存筹码)地址和筹码内的地址筹码外部地址解码并输出。用于选择CPU要访问的内存芯片作为内存芯片的切片选择信号。筹码内的地址线直接连接到要访问的内存芯片的地址针，用于直接选择其中一个筹码的存储设备。在筹码外部地址解码电路中，实现切片选择的方法有三种：线选择、完全解码和部分解码。主存储设计、线路选择方法可以将内存芯片连接到附加地址线，直接连接或使用逆变器连接。配线选取定址方式要求加入最少的硬件电路，并且不需要加入任何硬体。但是，用

12、先线法选择的芯片的地址不连续，使用时不方便。线路选择方法还会生成不可用的地址，并影响地址的利用。线路选择内存解码电路、主内存设计、4个内存芯片的地址分别为A15 A14 A13 A12 A11 A0筹码地址1 1 0 0 e 000h effh 1 1 1 0 0d 000h dffh 1 1 0 1 0 1 0 b 000h bffh 1 0 1 0 0 7000 H7 fffh 1、线路选择、线路选择、主内存设计、部分解码：作为附加地址线的一部分添加到翻译器，作为翻译器的输出，控制内存芯片的切片选择。每个芯片的地址都可以保证连续。由于某些地址线不参与寻址，因此这些地址线的信号值可能是随机的

13、。结果，每个芯片的地址区域不是唯一的。也就是具有地址的重叠区域。部分解码寻址内存，主内存设计，“0”设置，4个内存芯片的地址范围为# 1: 08000H087FFH。# 2:08800h 08 fffh；# 3:09000h 097 ffh；# 4: 0a000h 0a7ffh。主内存设计、完全解码将所有不必要的地址行添加到解码器中，并通过翻译器输出控制内存芯片的片选择。所有的地址线都参与解码，所以内存芯片上的地址将是唯一的。一般来说，完全解码所需的翻译器比较复杂，翻译器的输出可能没有全部使用。适当地连接解码器可以达到整体解码效果，解码器也不那么复杂。在基本存储设计中，牙齿时，从父地址A19A

14、13=1110000中选择单片2764(8K8位，EPROM)，因此唯一地址范围为0e 0000 h0e 1 ffh。主存储设计、CPU总线的负载容量在微电脑系统中，CPU通过总线连接到内存芯片，但CPU的巴士驱动能力有限。一般输出线的直流负载容量具有TTL负载，但大多数内存芯片是MOS电路，直流负载较小，主负载是容量负载。因此，小型系统可以将CPU直接连接到内存芯片，但在连接到大容量存储时，需要考虑巴士驱动问题。CPU计时与内存筹码访问速度的组合在考虑内存和CPU连接时，必须考虑内存芯片的运行速度是否与CPU的读/写计时相匹配。必须同时考虑内存筹码操作计时和CPU计时。缓存，1)为什么需要缓

15、存？CPU运行速度与内存运行速度不匹配的解决方法：CPU插入等待周期降低运行速度。使用高速ram的成本太高。在CPU和RAM之间插入缓存的成本不高，但可以显着提高速度。基于缓存工作原理，节目执行的两个茄子功能：节目访问的本地性，即进程、循环和子程序。数据访问的本地：数据相对集中存储。存储访问的相对集中功能允许将经常访问的命令和数据存储在速度非常快的SRAM缓存缓存中(相当于CPU速度)。需要的时候可以快速取出。例如：RAM访问时间为80ns，CACHE访问时间为6ns，CACHE命中率为90%。总体存储访问时间从不带缓存的8ns减少到6ns90% 80ns10%=13.4ns。在一定范围内，缓存越