序列检测器 用verilog语言实现

1、一、实验目的及要求目的：1、 掌握利用有限状态机实现一般时序逻辑分析的方法；2、 掌握用verilog编写可综合的有限状态机的标准模板；3、 掌握用verilog编写状态机模块的测试文件的一般方法。要求：1. 设计一个串行数据检测器。要求：连续4个或4个以上为1时输出为1，其他输入情况为0 。编写测试模块对设计的模块进行各层次的仿真，并观察波形，编写实验报告。二、实验设备（环境）及要求实验设备：PC机一台环境要求：安装Modelsim仿真软件以及Synplify Pro综合工具程序模块:module serial_detected(din,clk,reset,out);input din;/串

2、行数据输入input clk;/时钟输入input reset;/异步复位信号输入output out;/结果输出reg out;reg 3:0 state,nextstate;/状态编码parameterIdle = 3b000,First_bit = 3b001,Second_bit = 3b010,Third_bit = 3b011,Fourth_bit = 3b100;/-更新当前状态-always (posedge clk or negedge reset)beginif(!reset)state = Idle;elsestate = nextstate;end/-/-产生下一状态组

3、合逻辑-always (state or din)begincase(state)Idle:if(din)nextstate = First_bit;elsenextstate = Idle;First_bit:if(din)nextstate = Second_bit;elsenextstate = Idle;Second_bit:if(din)nextstate = Third_bit;elsenextstate = Idle;Third_bit:if(din)nextstate = Fourth_bit;elsenextstate = Idle;Fourth_bit:if(din)nex

4、tstate = Fourth_bit;elsenextstate = Idle;default:nextstate = 3bxxx;endcaseend/-/-产生输出的组合逻辑-always (state or reset or din)beginif(!reset)out = 0;elseif(state = Fourth_bit)out = 1;elseout = 0;end/-Endmodule测试模块:module test_serial_detected;/ Inputsreg din;reg clk;reg reset;/ Outputswire out;/ Instantia

5、te the Unit Under Test (UUT)serial_detected uut (.din(din), .clk(clk), .reset(reset), .out(out); initialbegindin = 0;reset = 1;/给复位信号变量赋初值clk = 0;/给时钟变量赋初值#22 reset = 0;/使复位信号有效#133 reset = 1;/经过一个多周期以后是复位信号无效end/-/-产生信号和控制-always #50 clk = clk;/产生周期性时钟always (posedge clk)/在每次时钟正跳变沿时刻产生不同的dinbegin#50 din = $random%2;/din的值是随机产生的#(3*50+12);/din的值维持一段时间endinitial/暂停仿真以便观察仿真波形begin# $stop;endendmodule4.利用Modelsim编译纠错和仿真5.利用Synplify Pro进行综合6.利用Quartus2进行布局布线四