ads1278使用总结

1. 数据输出格式 2. 引脚说明 3. 速度模式设置 芯片一共有 4 种速度模式，下图为 4 种模式的最大采样率及功耗表： 以上四种工作模式用 MODE1 和 MODE0 控制，其对应关系如下表，当为 High-Speed 时， fclk 最大可为 37MHz，其他三种模式时，最大输入时钟为 27MHz。且当 fclk27MHz 时， 只能采用 Frame-Sync 方式读取数据。 在 High-Speed 模式下，不同的时钟频率(fclk) 对 DVDD 和参考电压（Vref）的的要求也 不一样，具体如下表所示： ADS1278 的数据输出率与 fclk 具有固定的比例关系，且 Low-Power 和 Low-Speed 模式 下，CLKDIV 能够对 fclk 分频。另外两种模式下，CLKDIV 必须为 1，具体关系如下表所 示： 注意：在 High-Speed 模式下，若为 TDM 方式输出，因为 8 个通道均通过 OUT1 输出且 数据为 24bits，故必须保证 clk=SCLK 4. 输出方式设置 采样数据可通过两种方式输出 SPI 方式和 Frame-Sync 方式。输出方式由 FORMAT2:0 控制，如下图所示。TDM 表示 8 个通道数据全部由 DUOT1 输出，CH1 在前，CH8 在后。此 时若 DATA POSITION 为 Dynamic 则表示：若某通道关闭，则该通道仍然输出，输出数据为 0。若 DATA POSITION 为 Fixed，则如果某通道关闭，则该通道不输出，直接输出下一通道 数据。 5. 供电电压 ADS1278 需要 3 个电压 DVDD、IOVDD 和 AVDD。其中 DVDD 电压为 1.65-1.95V（当 32.768MHz f CLK 37MHz 时，DVDD 须为 2.0-2.2V）;IOVDD 电压为 1.65V-3.6V; AVDD 电压须为 4.75V-5.25V。且每个电源引脚处均须放置一个 10UF 钽电容和 0.1UF 陶瓷电 容。且 ADS1278 严格要求电源稳定，不可与其它易产生电源峰值的器件共用电源。 电路设计：DVDD 和 IOVDD 采用 TPS730xx 系列 LDO 电源芯片。典型电路如下： 此电路输入端电容不得小于 0.1uF，输出端不得小于 2.2uF，NR 脚电容不得大于 0.01uF。为保证性能，PCB 走线时， Vin 和 Vout 的地线层需要单独走线，最后接 到器件的 GND 引脚上。 此芯片还可设置可调电压输出，电路如下： 其中 Vout=Vref*(1+R1/R2)，Vref=1.225V(芯片内部产生)。建议 R1=30.1k，故有： ， ，一般 C1 可为 15pF。 AVDD 采用 TPS73501,因为其有更好的 SPRR 和低噪声性能。固定电压电路及可调 电压电路如下图所示： 输入端电容一般为 0.1uF-1uF，低 ESR 的电容（陶瓷电容最佳） 。Cff 容值为 3pF-1nF。 R1 = Vout * R2 / 1.208 R2; Vout R2 R11.8 30.1 14.75099 5 30.1 94.48609 电源供电能力要求： 6. ADS1278 电路设计 AGND 和 DGND 可以使用同一个地平面。 数字输入脚需要串接 50 电阻，并放置在数字驱动源末端（靠近 ADS1278） 。 模拟电路（输入脚）走线必须远离数字电路（输入脚）并防止产生走线交叉。 模拟信号参考端接 10UF 和 0.1uF 电容 模拟信号输入端必须接 THS4521 驱动，PCB 走线短而直，且远离数字信号线。 AINP 和 AINN 之间须接 1-10nF 电容。 电源、模拟输入、参考输入的去耦电容必须尽可能的靠近 ADS1278 时钟线越短越好，且末端接 50 电阻。要求晶振必须稳定。 7. 特殊引脚说明 SYNC:同步引脚。当此引脚输入负向脉冲时，ADS1278 被同步。当为低电平时，AD 转换停止、数字滤波计数器清零。当为多 ADS1278 系统时，SYNC 引脚用于使多 个 ADS1278 硬件同步。在 Frame-Sync 模式下时，SYNC 为低时，DOUT 为零，为了 保证正确同步，在 SYNC 恢复为高电平时，FSYNC, SCLK, 和 CLK 必须已经建立且保 持运行。在 ADS1278 上电时，须重置 SYNC。对