南开大学2队

,计算机系统能力培养大赛,南开大学2队,朱彦谕 刘炼 王继铭 指导教师：李涛 董前琨,目 录 CONTENTS,CPU 设计,MIPS CPU Core,单发射五级流水结构 AXI总线接口进行存储器访问 MIPS32 Release1 指令子集（86条指令） 19个CP0寄存器、支持精确异常 一级指令Cache和数据Cache 32项TLB及4条TLB指令,初赛性能分：24.534,决赛性能 频率：85MHz IPC比值：18.195,五级流水,取指级,fetch级状态机,访存级,Dcache状态机,L1 Cache,四路组相联型L1 Cache 在CACHE缺失时采用LRU替换算法 块大小为8字,V,D,LRU,TAG,DATA,cache块（280bit）,组1,组2,组3,组4,11,01,10,00,11,11,10,00,组1命中后（或替换完后）各组LRU的状态,L1 Cache,Icache和Dcache均为16KB BRAM替换为分布式BRAM CACHE访问延时大大减少,初赛性能分：36,BRAM,分布式RAM,改进后性能分,自实现乘法器,Booth-华莱士树 6周期完成,华莱士树,32位补码乘法器结构,指令实现列表,算术运算指令(21) ADD、ADDI、ADDIU、ADDU、CLO、CLZ、DIV、DIVU、MADD、MADDU、MSUB、MSUBU、MUL、MULT、MULTU、SLT、SLTI、SLTIU、SLTU、SUB、SUBU 逻辑运算指令(8) AND、ANDI、LUI、NOR、OR、ORI、XOR、XORI 分支跳转指令(12) BEQ、BGEZ、BGEZAL、BGTZ、BLEZ、BLTZ、BLTZAL、BNE、J、JAL、JALR、JR 访存指令(12) LB、LBU、LH、LHU、LW、LWL、LWR、SB、SH、SW、SWL、SWR 数据移动指令(6) MFHI、MFLO、MOVN、MOVZ、MTHI、MTLO 移位指令(6) SLL、SLLV、SRA、SRAV、SRL、SRLV 自陷指令(14) BREAK、SYSCALL、TEQ、TEQI、TGE、TGEI、TGEIU、TGEU、TLT、TLTI、TLTIU、TLTU、TNE、TNEI 特权指令(7) ERET、MFC0、MTC0、TLBP、TLBR、TLBWI、TLBWR,CP0寄存器,Status Register (CP Register 12, Select 0) Cause Register (CP0 Register 13, Select 0) Exception Program Counter (CP0 Register 14, Select 0) Count Register (CP0 Register 9, Select 0) Compare Register (CP0 Register 11, Select 0) BadVAddr Register (CP0 Register 8, Select 0) Index Register (CP0 Register 0, Select 0) EntryHi Register(CP0 Register 10,Select0) EntryLo0, EntryLo1 (CP0 Registers 2 and 3, Select 0) PageMask Register (CP0 Register 5, Select 0) Random Register (CP0 Register 1, Select 0) Configuration Register (CP0 Register 16, Select 0) Configuration Register 1 (CP0 Register 16, Select 1) EBase Register (CP0 Register 15, Select 1) Context Register (CP0 Register 4, Select 0) HWREna Register(CP0 Register 7,Select 0) Wired Register(CP0 Register 6,Select 0) IntCtl Register(CP0 Register 12,Select1),SoC环境,SoC环境,基于大赛提供SoC环境 串口控制器 SPI Flash控制器 DDR 控制器 GPIO 包括板子上的按键、LED灯,系统移植与展示,通过TLB测试,源码剪裁，重新编译,调试串口打印信息,修改源代码，增加nscscc命令打印信息,添