（微电子学与固体电子学专业论文）航天专用低功耗集成电路设计.pdf

摘要 本文基于一款航天低功耗专用集成电路科研设计项目，这是一个信号控制电 路，由外部输入数据信息，经过解码、交验、运算等操作输出相应的控制信号， 芯片采用0 5 u r nc m o s 工艺。此电路采用全正向的t o p - - b o t t o m 设计，由客户 提出要求和输入数据的特征以及工作的环境制定设计方案。根据参数要求，设计 中使用异步计数，分频设计，门控时钟等低功耗设计方法来使电路的功耗降到最 低。 论文简单介绍了专用集成电路的设计技术及流程，重点阐述了c m o s 电路功 耗产生原因，结合电路设计流程从电路的系统级、寄存器级、门级、电路级、版 级等几个方面介绍了电路低功耗的设计方法和技术。然后具体针对该项目进行了 详细的系统、电路和版图级的低功耗设计，再对电路进行了门级的仿真验证，最 后完成了电路版图设计和仿真，达到了参数设计要求。 关键字：低功耗；功耗评估；异步计数；分频电路；门控时钟 a b s t r a c t st e x ti sb a s e do nt h el o w p o w e ro fa s i cd e s i g ni t e ma c c o r d i n gt oa e r o s p a c e m si sas i g n a lc o n t r o le l e c t r i cc i r c u i t f r o mt h ee x t e r i o ri m p o r t a t i o nd a t ai n f o r m a t i o n t h r o u g hd e c o d i n g ，h a n do v e rt oc h e c ka n do p e r a t ee t c t h eo p e r a t i o no u t p u to rr e s p o n d o fc o n t r o ls i g n a l ，t h ec h i pa d o p t st h e0 51 1 1 1 1c m o sc r a f t t l l i se l e c t r i cc i r c u i ta d o p t s a l lt h et o p b o t t o md e s i g ni sp u tf o r w a r dt h ec h a r a c t e r i s t i co ft h er e q u e s ta n dt h e i m p o r t a t i o nd a t aa n d t h ee n v i r o n m e n te s t a b l i s h m e n to ft h ew o r kd e s i g np r o je c tb yt h e c u s t o m e r a c c o r d i n gt ot h ep a r a m e t e rr e q u e s t , t h eu s a g ea s y n c h r o n i s mc o u n t e ri nt h e d e s i g n ，t h ed i s p a r tf r e q u e n c yd e s i g n ，t h ed o o rc o n t r o lt h ec l o c kd e s i g nm e t h o dm a k e e l e c t r i cc i r c u i to fa t t a i nt h el o w e s tp o w e rc o n s u m e t h et h e s i si n t r o d u c e dt h ed e s i g nt e c h n i q u ea n dp r o c e s so fa s i ci nb r i e f , t h ep o i n t e l a b o r a t e dt h ec m o se l e c t r i cc i r c u i tp o w e rc o n s u m e ，c o m b i n i n gt h ee l e c t r i cc i r c u i t d e s i g np r o c e s sf r o mt h es y s t e mc l a s so ft h ee l e c t r i c c i r c u i ta n dr t lc l a s s ，d o o r c l a s s ，e l e c t r i cc i r c u i tc l a s s ，l a y o u tc l a s sd e s i g nm e t h o da n dt e c h n i q u et h a ti n t r o d u c e d e l e c t r i cc i r c u i to f1 0 wp o w e rc o n s u m e t h e nc o n c r e t e l yc a r r i e do ni h el o wp o w e ro f t h es y s t e m ，e l e c t r i cc i r c u i ta n dl a y o u tc l a s sd e s i g nt ot h a ti t e m ，c a r r i e do nd o o rc l a s st o s i m u l a t i o na n dv e r i f i c a t i o nt ot h ee l e c t r i cc i r c u i ta g a i n , c o m p l e t i n gt h ee l e c t r i cc i r c u i t l a y o u td e s i g na n ds i m u l a t i o nf i n a l l yr e a l l y c o m et oat h ep a r a m e t e rd e s i g nr e q u e s t k e yw o r d ：l o wp o w e rd e s i g n ；p o w e re s t i m a t e , a s y n c h r o n i s mc o u n t e r ； d i s p a r tf r e q u e n c yc i r c u i t ； g a t i n gc o n t r o lc i r c u i t 士= q明明 创新性声明 本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研 究成果。尽我所知，除了文中特别加以标注和致谢中所罗列的内容以外，论文中 不包括其他人已经发表或撰写过的研究成果；也不包含为获得西安电子科技大学 或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所 做的任何贡献均已在论文中做了明确的说明并表示了谢意。 本人签名：日期： 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属于西安电子科技大学。本人保证 毕业离校后，发表论文或者使用论文工作成果时署名单位仍然为西安电子科技大 学。学校有权保图送交论文的复印件，允许查阅和借阅论文；学校可以公布论文 的全部或部分内容，可以允许采用影印、缩印或其它复制手段保存论文。 本人签名： 导师签名： 日期：塑型墨 同期：上卑出址 第一章绪论 第一章绪论 1 1 低功耗技术的研究意义 随着集成电路技术的进一步发展，在一块芯片上所能集成的电路规模越来越 大，且速度也越来越快，集成度和时钟频率的大幅度提高和这二方面的同时发展 导致集成电路的功耗越来越大使得集成电路的功耗问题日益突出。例如英特尔的 奔腾芯片为1 6 w 而d e c 公司的阿尔法兰西1 0 6 4 芯片功耗为3 0 w2 11 6 4 芯片功耗为 5 0 w 。如此巨大的功耗不仅使各种便携式设备遇到电源方面的困难而且芯片的过 热亦导致它们易于工作失效和寿命缩短，这一切均使人们在近年来对集成电路的 低功耗设计技术投入极大的努力。随着集成电路进入千万门时代的来临音频视频 应用越来越多个人计算设备如便携机多媒体产品以及无线通讯系统，如个人数字 助手、医疗设备等消费电子产品已成为低功耗设计的主要驱动力。在不远的将来 视频压缩和解压缩语音识别等应用都将集成在类似个人数字助手的便携式设备 上，功耗作为设计的第三因素正是对a s i c 设计者提出的迫切挑战即使在对非移动 式设备上功耗也是一个设计中的重要考虑因素。 减小功耗已成为v l s i 设计的一个活跃的研究领域，在今后的数年中市场要求 功耗必需成量级地减少。但是由于满足功耗设计需要的自动化软件发展太慢，设 计者不得不在设计后期反复重新设计以满足功耗特性使得产品设计周期延长推迟 上市时间。为使功耗设计能溶入设计方法学使得设计者在考虑延迟面积等设计因 素的同时也能进行功耗方面的分析权衡【1 1 ，快速、精确、有效的功耗分析和估计方 法必须在设计的各个层次上得到发展。 对集成电路设计者来说正确地理解和使用功耗分析方法选择适当的功耗分析 和估计工具也是达到成功设计的必要条件。 功耗设计发展的主要原因及意义： 1 可靠性 随着设计复杂性的加深和i c 性能的提高i 功耗转化的焦尔热将对电路性能产 生很大影响。功耗的上升意味着电迁移率的增加，当芯片温度上升到一定程度时， 电路将无法正常工作，功耗的挑战己经十分严重1 2 j 。除了改进封装方法以外，最直 接的办法是在设计时把功耗作为第三维约束。 2 市场需求 驱动低功耗技术的_ 个重要因素是手持式电子消费产品的市场需求。近十年 来，便携式电脑、移动通讯工具等得到了蓬勃发展，这些产品均依靠电池供电， 航天专用低功耗集成电路设计 这就需要设计出更小更耐用的电子产品，迫切需要降低功耗。 3 封装成本 功耗对芯片的封装成本有直接影响。功耗小于i w 时可以采用塑料封装【4 1 ，功 耗大于l o w 时必须采用陶瓷封装，而功耗增加达到数十瓦时，必须设计相应的散 热系统，如c p u 风扇等。 4 环保 环境保护是低功耗设计的另一个目的。如何有效提高计算机系统的能源利用 率成为环境保护中需要考虑的一个方面【5 1 。 1 2 低功耗技术研究现状 1 2 1 低功耗设计的特点和流程 如图1 1 为芯片v l s i 低功耗设计的流程，与传统设计相比，v l s i 低功耗设 计的每个设计层次都需要增加两方面的工作：一是应用低功耗技术对电路进行优 化：二是对优化设计结果进行功耗评估，以确定是否达到设计要求。 图1 1 低功耗设计流程 在自顶向下的v l s i 低功耗设计中，每个设计阶段进行功耗优化的空间是不同 的。早期的系统级、算法级和r t l 结构级确定了系统的构架，因而也基本确定了 功耗的框架。在这几个阶段，由于电路实施的具体细节还不太清楚，此时的主要 第一章绪论 3 任务是设计，因此要求功耗分析是快速，而对精度要求相对较低。而在后期的电 路和版图设计阶段，电路的主要构架己经确定，此时的主要工作是验证前面的高 层次设计是否合理，因此要求功耗分析有比较高的精度。图1 2 显示了不同设计 层次功耗优化的倍数u ，从图中可以看出，高层次设计对功耗有决定性的影响，因 此低功耗设计必须着重于早期的高层次设计。 图1 2 功耗优化机会 1 2 2v l s i 低功耗设计的工具 目前，许多e d a 厂商纷纷推出功耗分析工具，其中晶体管级的有s p i c e 、| ：e p i c 的p o w e r m i l l 和r a i r m i l l 、a v a n t i 的a d m 和s i m p l e x 的t h a n d e r & l i g h t i n g 等，这 些工具在管子级的分析都很准确，但缺陷是分析时间较长，电路分析的规模不能 太大，因此在单元库的设计中被广泛应用；另一方面，它们也用于晶体管级的验证， 看是否满足功耗的约束。 门级分析工具主要有：m e n t o r 的q u i c k p o w e r 、s e n t e 的w a t t w a t c h e r 和s y n o p s y s 的d e s i g np o w e r 等。这些工具以门级网表为输入，尽管精度不如管子级工具，但 其模型经简化，分析速度有所提高。 r t l 结构级是数字系统设计的入口，通常v l s i 设计中最重要的一个步骤一一 综合便是在这一级完成。为了从综合优化中获得最好的功耗优化结果，必须将约 束条件扩展到三维( 延时、面积和功耗) ，通过高层次综合产生满足功耗约束的r t l 级结构。r t l 结构级功耗分析既要求速度，又要求准确性，通过分析可以知道哪 个模块消耗最多的功耗，但遗憾的是目前商业化的r t l 级功耗分析和综合工具还 很少。 。 算法级关注的是运算种类和次数，如数据总线、寄存器及存储器的读写次数， 目前这一级的低功耗工具还很不成熟，大部分仍处于研究阶段，如h y p e rl p 9 1 ， 一一一一一一 航天专用低功耗集成电路设计 e x p l o r e 和p o w e r p l a y 等。 解决低功耗问题主要有三个方面：分析、设计方法和优化。从h d l 源代码开始 一直到版图设计，设计者可借助c a d 工具发现和分析问题以及评估改进设计的效 果。 开始阶段主要是通过改变h d l 源代码，快速映射到综合库，通过概率方法分 析功耗，找到总体功耗较为优化的体系结构。此阶段需要较快的分析速度与相对 的精度。当体系结构决定后，在实现阶段，通过p o w e rc o m p i l e r 同时综合优化延 时、面积和功耗，我们可以得到满足各种约束的门级网表信息。此时，d e s i g n p o w e r 可以通过门级模拟产生的开关行为，得到更为精确的功耗估计。最后是版图设计， 反标电容以提高延时和功耗分析的精度。 1 3 在实习期间的主要工作 笔者在实习期间参与一款航天专用低功耗集成电路设计，在设计中编写了设计 规范要求说明书，参与前端电路的电路逻辑设计、仿真验证，也参与了后端的版 图设计、仿真验证。通过这个项目不仅熟悉了全自定a s i c 设计的基本流程和设计 方法、还对版图设计有了充分的认识、并且平时利用时间系统的学习了数字电路 低功耗设计方法。 本文通过对一款专用集成电路芯片设计的描述，陈述了低功耗设计的整个流 程。电路主要分为4 大功能模块，分别为数据接收模块具有数据接收、解码、检验、 纠错、矫正等功能；计数模块具有异步计数、数据比较、功能保护等功能；数据 回读模块；分频模块。在各模块的具体介绍中穿插介绍了设计中使用的低功耗设 计方法。 第二章a s i c 设计技术 第二章a s lc 设计技术 自从1 9 5 9 年世界上第一块集成电路问世以来，集成电路业一直以摩而定律( 即 芯片上的晶体管数目每隔1 8 个月翻一番) 的速度高速发展。集成电路的制造工艺从 数个微米一直发展到亚微米、深亚微米阶段，集成电路的设计规模和复杂度也越 来越大，同时芯片上市的时间却越来越短，这些给集成电路的设计带来巨大的挑 战。与之相应地，集成电路的设计方法相应地产生日新月异的变化。 i c 设计从初始阶段的手工设计至u c a d ( c o m p u t e ra i d e dd e s i g n ) 辅助设计，乃至 e d a ( e l e c t r o n i cd e s i g na u t o m a t i o n ) 自动设计阶段。高效的设计方法和工具极大地 提高了设计的效率。1 9 8 3 年g d a ( c a d e n e e 公司的前身) 公司的p h i l m o o r b y 首创的 v e r i l o g 硬件描述语言以及与之伴随的v e r i l o g x l 仿真器取得巨大的成功。1 9 8 7 年 i e e e 公布v h d l 标准i e e e s t d l 0 7 6 1 9 8 6 ，标志着集成电路设计进入了全新的以硬 件描述语言为基础的e d a 设计时代。1 9 8 8 年s y n o p s y s 公司提出的逻辑综合技术以 及第一个硬件描述话言综合器d e s i g nc o m p i l e r 的推出、c a d e n c e 公司推出的版图自 动布局布线工具s i l i c o n e n s e m b l e 极大提高t i c 设计人员的设计能力，使i c 设计进 入更加崭新的时期。目前，一名设计人员可以在短短数月之内，完成几百兆赫兹、 数百万门规模的超大规模集成电路设计，如果没有先进的设计方法和e d a 技术的 支持，采用传统的设计方法是不可想象的。 2 1 全定制集成电路设计技术 2 1 1 全定制a s i c 设计介绍 a s i c 的设计方法可以分为半定制设计和全定制设计两种，半定制设计是指在 厂家提供的基本电路单元的基础之上进行集成电路的设计，而全定制设计则是要 求设计者对电路系统的结构、逻辑、电路以及物理等各个层次都要进行自行设计。 因此与半定制设计方法相比，全定制设计可以更加充分利用设计者的经验与创造 性。尽管全定制设计的工作量大，设计周期长，设计成本高，风险大，但是全定 制设计硅片利用率高、电路性能优而且更便于单片集成，在大批量生产时可以大 大降低产品的成本如今，全定制设计方法的应用日益广泛，正在逐步的发展成 为电子产品设计的主流方法。 目前在产品开发中，为了更好的争取时间，抢占市场，降低风险，通常设计者 是先用半定制方法( 例如f p g a 等) 设计出初期产品，然后进行二次开发，设计出全定 制芯片。另外，为了缩短周期、降低设计成本，多数的全定制a s i c 的开发往往都是 6航天专用低功耗集成电路设计 在原有的部分设计的基础上进行的。 2 1 2 全定制电路的设计过程 全定制设计一般是以综合的方法从系统级到版图级逐步推进。这是一种“自上 而下( t o p - d o w n ) ”的设计过程。这种设计过程一般如图2 1 所示： 图2 1 全定制电路正像设计流程 1 系统描述，设计师首先要确定芯片( 系统) 的设计要求，包括芯片的功能、性能 ( 速度、功耗等) 、允许的芯片面积、成本、研发周期等等，并以书面的形式规范的 加以描述，作为后续设计的依据。 2 功能设计，根据系统的特点，可以将其分解为接口清晰、相互关系明确的子系 统，以得到系统的总体结构；也可以用硬件描述语言对系统功能进行行为描述，以便 利用高级综合工具得出系统的结构。 3 逻辑设计，是把系统的结构转换成逻辑图或者网表m e t l i s t 一种文本形式的逻辑 图，用于软件包之间的信息交换) 。通常的作法是：将前一步分解出的各模块( 子系统) 用硬件描述语言等形式加以描述，再利用逻辑综合工具自动生成门级逻辑结构。当 然，也可以直接进行各模块的门级逻辑图结构的设计。 4 电路设计，是将逻辑部件转换成晶体管电路。通常是用详细的电路图来表示电 路设计的结果。目前晶体管级电路图仍靠人工设计，并通过模拟加以修正。对于成 熟的生产工艺和利用库单元( 或者己经用过的单元) 来构成系统或部分电路时，通常 不必经过电路设计阶段，而直接由逻辑设计进入版图设计。 5 版图设计，又称为物理设计。版图设计要把每个元件的电路描述转换成几何描 述。同时，元件间的连线也被转换为几何连线图形。版图设计一般包括元件( 或单元 电路) 版图设计、单元电路的位置安放( 布局) 和单元电路间的连线安排( 布线) 。其中 的布局和布线统称为布图( 1 a y o u t ) 。 上述的各设计步骤中一般情况下都需要进行仿真，每一步的仿真依次为：系统模 拟、功能( 行为) 模拟、逻辑与时序模拟、电路模拟以及版图验证等，进行仿真的目 的是尽早发现错误，及时进行修正。 全定制设计与半定制设计的系统描述和功能设计基本相同，但是从逻辑设计阶 段开始有区别。半定制电路的逻辑设计是以i c 厂家提供的基本电路单元为基础， 第二章a s i c 设计技术 无须进行单元电路设计，而且版图设计的主要工作是布局布线。而在全定制设计 中，若整个系统或部分电路不采用预定的单元库( 或无合适的单元库可供电路结 构进行优化，以获得最佳的性能和最小的芯片面积) 则可以选择任意形式的逻辑， 从而使设计更加灵活，在全定制版图设计时，可以对晶体管参数和单元电路结构 进行优化。 作为正向设计，有时也会采用“自下而上”的设计方法：在系统划分和分解的基础 上先进行单元设计，然后再逐步向上进行功能块、子系统的设计，直至构成整个 系统。在进行交互式版图设计时，更多的是采用自下而上的层次式设计方法，就 是说先逐个设计出整个芯片待设计部分的底层部件的版图，然后以底层部件为基 础进行高一级的设计，直至完成整个芯片版图的设计。 2 2a s i c 设计现状和发展趋势 可以说集成电路的发展对人类造成了相当大的影响。如今，集成电路技术已经 成为现代新兴工业的主流之一。自上世纪5 0 年代末期集成电路诞生以来，其集成度 迅速提高，集成电路制造工艺的最小特征尺寸已经减小至目前的0 1 3u r n 甚至更小， 现在己经发展到在颗i c 芯片中集成数百万甚至几千万个晶体管的规模并且c m o s 设计的芯片速度已经超过1 g h z 。 一般情况下，我们将最小特征尺寸在l u m 以上的制造工艺称为微米级工 艺：1 - - - - 0 6 u m 之间称为亚微米级工艺；0 6 - 一o 1 u m 之间称为深亚微米级工艺小于 0 1 u m 的制造工艺称为纳米级工艺。当今世界前沿的i c 铝j j 造技术己经进入深亚微米 时代，并且正在向纳米级工艺迈进。目前，国际上的主流设计已经利用0 1 8u r n 工艺 实现，而对于一些前沿产品的设计，像高速微处理器和高端存储器等，正在用0 1 3u m 甚至0 1 v m 工艺技术制造。 这样快速发展的集成电路技术使得s o c ( s y s t e mo nac h i p ) 技术成为现实。现如 今，可以说集成电路设计者们已经深刻理解并高度重视a s i c 概念并认识到在当今的 电子、电机以及信息领域，自行设计a s i c 已经成为一个重要方向。通过自行设计 a s i c 我们可以将我们自己的某些理念在小小的芯片中实现。 前些年在微米级工艺下进行i c 设计时，逻辑设计和版图设计是可以分开进行的， 因为此时门延迟占主导作用，j 互连线延迟基本上可以被忽略。然而，当生产工艺发 展到目前的深亚微米级甚至纳米级之后，对i c 设计方法和e d a 工具就提出了新的问 题和挑战。其中最为突出的是时序问题。对于深亚微米工艺而言，互连线的延迟将 超过门延迟而起主要作用，而且由于电路工作频率的提高，允许的时序容差变小， 传输延迟的影响变大，使得如今a s i c 电路设计的难度变大。因此，如今在进行a s i c 航天专用低功耗集成电路设计 设计时，逻辑设计与版图设计是不能分离的、我们在进行电路设计阶段就必须要充 分考虑到其物理实现的问题。 2 3a s i c 设计的e d a 工具 随着集成电路规模越来越大，工艺尺寸越来越小，进行a s i c 设计的难度不断加 大，为了提高a s i c 设计的效率，我们需要e d a i 具相应的发展。现如今，a s i c 设 计领域有很多种可供使用的e d a 工具。 目前比较流行的c a d e n c e 公司的c a d e n c e 系列工具，是目前在很多方面领先的大 型e d a 工具，在c a d e n c e 下可以进行a s i c 设计、p c b 设计以及f p g a 设计。 它在仿真、电路图设计、自动布局布线、版图设计以及验证等方面有着很大的 优势，与s y n o p s y s 相比，c a d e n c e 的综合工具略有逊色，可以说c a d e n c e 和s y n o p s y s 的结合成为电子设计领域的黄金搭档。 本设计中用的是c a d e n c e 的i c f b 设计平台、n c v e f i l o g i 具来仿真验证，用 s y n o p s y s 的d c 和a s t r o 来进行逻辑综合和版图布线的。 第三章c m o s 电路低功耗分析与设计 9 第三章c m o s 电路低功耗分析与设计 低功耗电路设计就是在电路设计过程中采用各种手段，降低影响电路功耗的 各种因素，并最终达到降低电路功耗的目的。当然采用的这些手段不能明显降低 电路的时序性能，电路应该有一个合理的速度、面积、功耗和可测性折衷。 根据低功耗措施介入电路设计阶段的不同，低功耗设计方法可以分为多个抽 象层次。每个层次可以达到的低功耗设计效果也完全不同。 3 1c m o s 电路功耗分析 i c ( i m e g r a t e dc i r c u i t ) 芯片中的功耗通常可以分成两个部分 1 4 1 ：动态功耗和静 态功耗。这里所谓的静态功耗和动态功耗是说这部分的功耗与i c 芯片的工作频率 是否有关。动态功耗与i c 芯片的工作频率有关，静态功耗与i c 芯片的工作频率无 关。 3 1 1 静态功耗 按平均功耗的定义，静态功耗是供电电压与静态电流的乘积。其中静态电流又 分成两个部分：漏电流和静态偏置电流。漏电流是m o s 管的寄生电流，它又由两部 分组成：二极管电流( d i o d ec u r r e m ) 和低于电压阈值时流过m o s 管的电流 ( s u b t h r e s h o l dc u r r e n t ) 。 对于静态偏置电流引起的功耗，通常情况下也很小，因此这部分电流引起的 静态功耗也常常忽略，这部分电流引起的功耗可以表示为： p = i d c v d d ( 3 1 ) 理想条件下，处于稳态的p m o s 管和n m o s 管是不会同时导通的，因此流过 p m o s 和n m o s 管的电流为零，反相器的静态功耗为零。然而，由于寄生效应， 总会有漏电流流过介于源极和漏极及衬底间反向偏置的p n 结，如图3 ( a ) 中虚线 箭头所示。在室温条件下，这个电流约为0 i na 0 5 na ，对于1 微米工艺的器件， 功耗约为0 5 m w 。因此，通常情况下，这部分功耗可以忽略。另外，理想情况下， 当输入电平低于阈值电压的时候，m o s 管的源极和漏极间是没有电流的，但是， 实际上，即使输入电压低于闽值电压，在m o s 管的源极和漏极之间也会有电流流 过( 如图3 ( a ) 中虚线箭头所示) 。特别的，m o s 管的阈值电压越接近0v 电压的时 候，这种漏电流会越大，这部分功耗可以表示为： p=leakd ( 3 2 ) 1 0航天专用低功耗集成电路设计 口n 豆幻电塔静翰撕住冀缒 口i o 2 。3 5 6 加 v l n c t ) 反挂潜龟镣原透露( b ) 反糨嚣的电斥秸钩特性盘钱 3 1 2 动态功耗 图3 1反向器电原理图及其电压传输特性曲线 动态功耗占i c 芯片功耗的绝大部分，它也由两部分组成：p m o s 管和n m o s 管驱动后级负载等效电容产生的功耗：p m o s 管和n m o s 管同时导通时短路电流 产生的功耗。 1 驱动负载电容消耗的功耗 这部分功耗占了c m o s 电路功耗的9 0 1 2 8 】。如图3 ( a ) 所示，在反相器工作 的过程中，当p m o s 管导通的时候，它会对负载有效电容充电，理想情况下从ov 一直冲到v c c ：当n m o s 管导通的时候，它又会对负载有效电容放电，一直放到 地电平为止。因此，这部分动态功耗不仅与负载有效电容的大小有关，还与电路 工作的频率有关。由于计算的时候是计算负载的有效电容，因此所有节点的有效 电容可以粗略地按下式计算： c w r = y 口f c l ，( 3 3 ) 其中a ，是每个节点的开关概率，c l i 瘙每个节点的负载等效电容。由于功耗既 与负载的等效电容有关，也与电路的工作频率有关。因此这部分的功耗可以表示 成： p - _ c e f f v s w i n g v d d f = 口，c l ，v s w , 嵋v d d f ( 3 - 4 ) 玩w 垤为电压摆幅，通常情况下等于t = l ，则有： p = c w r v 2 巧= 觚矿2 可 ( 3 5 ) j = j 2 短路电流消耗的功耗 理想情况下，信号的上升时间和下降时间都为零，而实际电路中，上升时间 和下降时间都不为零( 如图3 ( b ) 所示) 。因此当反相器的p m o s 管和n m o s 管进 ? 鼬 第三章c m o s 电路低功耗分析与设计 i 1 行切换的时候，会有一段很短的时间， 因此电流会从电源流向地，消耗功耗。 耗可以简单表示为： 在这段时间内，存在着从电源到地的通路， 如图3 ( a ) 中虚线箭头所示。这部分动态功 钮) 豆榴暑对负曩皂警a 钟欺电垃穗 协 基相量盼瑷踌屯蠢 图3 2 反相器的动态功耗图 p = i s c a t s c v v d f ( 3 6 ) 其中i s c 为短路平均电流，a t s c 为短路导通时间。 综上所述，一颗i c 芯片中的总功耗可以表示为： p = ( k + 妇) v o o + ( 伪q f 孵+ i s c d t s c ) 场p 厂 ( 3 - 7 ) 如前所述，在功耗的表达式中亍。v b 7 ：p2c e f f v 2 珂。a ，c z ，v 2 巧项占了 总功耗的9 0 ，因此，目前所有的功耗优化基本都围绕它来进行。从上式可以看 出，动态功耗与电路中每个节点的开关概率a i 、电路的工作频率厂、负载的等效 电容哳都成线性关系，而与芯片的供电电压成平方关系。因此，仅仅从降低功 耗的角度来看，降低芯片的供电电压对芯片的功耗改善情况最为明显u s 。 3 i 3 延迟与功耗 功耗和延迟并不是相互独立的，当然他们之间的这种复杂关系也并不是说在 降低功耗的时候就必然会使电路的延迟增加，尽管如此，有一点是很重要的：就是 我们不能无视电路延迟的增加而努力降低电路的功耗。因此，降低系统功耗的问 题通常都是在功耗和延迟间进行折中的问题。 目前的工艺条件下，电路中信号的延迟主要是由电路中的各种电容引起的。 根据电路理论，由电容引起的延迟时间可以计算如下t 1rlll t p2 专加脯+ t p h l ) 2 方孟古+ 亩，( 3 8 ) 从上面功耗和延迟的两个表达式可以看出，虽然功耗( 这里主要指动态功耗， 而且特指由于对负载电容充放电所产生的动态功耗及p = 罗a ，c u v 2 d 矿) 与电压成 平方关系，但是，延迟却与电压成反比关系，因此功耗延速积p d p ( p o w e rd e l a y 航天专用低功耗集成电路设计 p r o d u c t ) 却与电压成正比关系。所以，在保持性能不变的同时降低功耗，仅仅用降 低电压的方法同减小负载电容、降低负载电容的开关概率效果是等效的。其次， 需要特别注意的是芯片的供电电压不能无限的降低，供电电压的最低值受到m o s 管门限电压值的限制。 另外，从上面p d p 的关系式还可以看出，要保持性能不变，降低功耗是不能 简单地通过降低频率来实现的，因此，当要通过降低系统频率来降低系统功耗的 时候通常是借助于并行执行的机制，通过增加并行执行的功能单元来提升系统的 性能，进而降低系统工作的频率，从而降低系统的功耗，毫无疑问，通过这样的 方式来降低系统功耗，必然使芯片的面积增加。另外，还可以通过流水线的思想 来提高系统的并行性，从而补偿因降低功耗造成的系统性能下降。 3 2c o m s 电路低功耗设计的基本方法 在频率一定的情况下，功耗主要取决于三个因素：工作电压、负载电容以及开 关活动性，因此功耗优化主要从以上三方面着手。值得注意的是功耗优化是一个 整体，单单考虑某一方面是不够的。 3 2 1 降低工作电压 功耗与工作电压的平方成正比，因此降低工作电压是降低功耗的有力措施。 不需要改变电路的结构降低工作电压就可以取得减少功耗的显著效果，而且降低 电压是针对整个芯片，而不是针对某一个单元，因此降低工作电压比减小负载电 容和减小活动性更易见效。但是降低电压并不是无限制的，降低电压必须考虑电 路的速度。文献【19 j 对降低电压的低功耗方法作了大量的研究。图3 3 显示工在不同 设计阶段降低电压的措施。 卫 卫 臣囹 卫 通过转换采用并行 算法 并行设计、流水 线设计 调整晶佑管尺寸、 采用快速逻辑结构 降低阙值电压、按 比例缩小特征尺寸 图3 3 在不同设计阶段降低电压的措施 电压降低时，延时增加，导致电路性能的降低，如图3 3 所示。由于c m o s 器 第三章c m o s 电路低功耗分析与设计 1 3 件电流 i a aa c ( 一所) 2 ，可得电路延时： 如= c 肠砌o cv a a ( v a a 一形) 2 ( 3 9 ) 电压“) 图3 4 电压与延迟 当助形时降低电压延时呈线性增加，此时可以用改变电路结构等措施来弥 补低电压带来的延时增加，但当电压进一步降低到接近阈值电压时，漏电流迅速 增大。为了避免这种情况发生，电压最多只能降到2 所左右【1 8 1 。 3 2 2 降低负载电容 动态功耗与负载电容成正比，因此减小负载电容成为降低功耗的另外一个重 要途径。在c m o s 电路中，电容主要由两方面构成：一方面是器件栅电容和节点电 容，它们和器件工艺有关：另一方面是连线电容。值得注意的是，随着工艺的发展， 连线电容己经超过器件电容。为了减小电容，在工艺方面可以选择小的器件，物 理设计时减小连线长度。文献【1 3 j 研究了降低负载电容的低功耗方法。 图3 显示了在不同设计阶段降低负载电容的措施。 s y s t e m 辱兰= 兰= 苟p 打t 硼t 略f 嘲t 嘲阳雠置协啪 巫回= 冷鼍篙以黧黧揪饭 k r e h it r e s t l e 嬲：等端急紫苗溉 i 匝c i r c u i 囹t j l 础 仁= 穹 燃堞删弧 匦鳓乍= 冷_ c ：熟 图3 5 不同设计阶段降低负载电容的措施 1 4 航天专用低功耗集成电路设计 3 2 3 减少开关活动性 在c m o s 电路中，功耗和开关活动性息息相关。若信号活动性为0 ，即使负 载电容很大，它也不消耗能量。文献【1 4 】研究了减小开关活动性的低功耗方法。开 关活动性与数据频率厂和开关活动率口有关，厂描述单位时间内信号到达节点的 次数，而活动率口则描述到达节点时信号的翻转几率。值得注意的是，在有些 c m o s 电路中，伪跳变占据了相当一部分开关活动性。由于此类信号没有任何作 用，因此它造成系统功耗的白白损失。伪跳变由电路中的比较器、进位加法器、 解码器等运算逻辑部件形成，它一旦形成便向下一级电路传播，直到寄存器为止。 因此它所造成的功耗与它流过的路径有关。它传播经过的单元越多，浪费的功耗 便越多。为了降低伪跳变带来的浪费，一种办法是消除伪跳变的产生；另一办法是 缩短其传播长度。 3 3 系统级低功耗设计 在系统级设计中，可以从功耗管理、分布式数据处理和硬件的可编程性等多 方面对系统功耗进行优化【2 0 1 。 3 3 1 功耗管理 对系统功耗进行有效管理是避免浪费的一项重要策略。研究表明，一般的p c 机在每个工作日平均只有4 个小时处于被利用的运行状态，而另外有5 5 小时处于 空闲等待状态，所以避免浪费的空间是很大的。功耗管理手段主要有：选择性关闭、 睡眠模式和调整工作电压和工作频率。选择性关闭主要针对单元模块，当它没有 任务时便关闭这部分电路；睡眠模式和选择性关闭非常类似，不同的是它监视整个 系统而非某个模块。 此外，不同的计算要求对系统的要求是不同的，因此在满足计算性能的前提 下，降低工作电压和频率是避免浪费的一种重要方法。通过对工作频率的优化， m i p s6 4 br i s c 处理器降低了7 5 的功耗。 3 3 2 分布式数据处理 前文提到了低功耗设计中的数据流的划分，在总线操作中，高活动的信号从 一个模块通过总线传送到另一模块，再加上它涉及庞大的内存，这使得数据总线 消耗了大量的能量。为了减少高能耗的总线操作，必须对电路进行有效的划分， 尽量使信号在模块内部处理。 第三章c m o s 电路低功耗分析与设计 1 5 低功耗电路划分包括微处理器、存储器和控制器等。在微处理器方面，这种 分布式的结构往往比中央式结构更省功耗。首先，总线操作大为减少：其次，分布 式处理缩小了计算规模，而中央式数据处理需要执行各部分的算法。值得注意的 是，在电路划分时，它的算法必须也是能有效分解的【”】。 在考虑内存时，分布式的存储结构比一个大存储器更省功耗。在存储器的读 写时，功耗与该存储器的容量成正比，若把一个大的存储器改为分布式的小存储 器，其功耗将明显下降。例如，有1 0 个独立的微处理器需对存储器进行一次读写， 假使一个采用1 0 个6 4 b i t 的分布式存储，另一个采用1 个6 4 0 b i t 的存储器，那么 它的功耗是前者的1 0 倍。控制电路的划分和微处理器、存储器类似，中央控制模 式依靠有限状态机产生控制信号，并把其分布到各个模块。这种控制网络中高活 动的信号及电容导致大量的功耗。若改为分布式控制则可避免或减少远程控制信 号以及连线电容。 分布式设计会增加少许面积，但对降低功耗是相当有益的。l i d s k y 比较了两 种矢量化图形编码器，发现分布式结构的功耗比中央式低1 7 倍【1 3 】。 3 4r t l 级低功耗设计 在低层次的设计中，由于电路的主要构架己经确定，这时再进行低功耗设计 的效果是有限的。所以，低功耗设计应着重在早期的高层次设计中进行。 r t l 结构级的描述主要针对加法器、乘法器、存储器和控制器等单元模块。 通常逻辑综合最常用的抽象层次为r t l 级设计，对多数综合器，其综合工具是以 h d l 硬件描述语言的形式输入的，如v e r i l o g 和v h d l 。逻辑综合的输出是根据用 户设定的约束条件( 延时、面积和功耗) 优化后的门级网表。 3 4 1 逻辑综合和优化技术 1 组合逻辑综合和优化 逻辑综合根据设计者的逻辑功能描述及约束条件( 速度、功耗、面积) 自动导出 相应的逻辑电路。组合逻辑的设计、综合的理论和技术较成熟，目前己发展了许 多组合逻辑的综合和优化技术 1 8 1 ，如常量代入、冗余操作的删除、公因子提取和 公用表达式的删除和替换、代码移动、过程体的展开、循环展开等。 逻辑提取的基本思想是寻找在逻辑网表中多次重复出现的表达式。用这个表 达式的输出节点代替在网表中出现的相同的式子，由此达到节约面积的目的。提 取公因子是在函数的积之和形式中导出公因子。表达式替换利用低有效电容的电 1 6 航天专用低功耗集成电路设计 路块代替网表中的电路。在低功耗设计时，给定一个逻辑函数可以有多种实现的 方式。此时可利用d o n tc a r e 条件提供的灵活性，优化组合电路。 2 预计算 基本思想是在逻辑计算结果需要输出的前一个周期，先有选择地计算一些逻 辑值，以此达到降低下一个时钟周期组合电路的节点活性。也就是说在下一个周 期时，可以锁定一些组合逻辑的输入，使组合逻辑的无效的电平翻转减少。 如图，电路块a 的输入可以分成两部分，一部分输入寄存器砒，另一部分输 入r 2 ，a 的输出f 送入r 3 。g l ，9 2 是预计算函数，满足： g l = 1 = 仁1 ； 醇= 1 = f = o ； 当t 时刻，9 1 或薛等于1 时，i 匕的使能信号为o ，这说明i 匕的输出在t 1 时刻没有变化。因此可以锁定r 2 使其输出不变。实际上要满足上面的条件，可能 g l ，醇的活性造成的功耗与a 相同，使这种方案不能带来功耗上的好处。因此实际 上，将条件改为g l ，9 2 的选择应使g l + 9 2 = l 的概率尽可能地高。预计算电路设计困 难的一个原因是必须同时满足延迟和面积等其他的约束条件【1 8 】 图3 6 一种预算结构 3 门控时钟( g a t e dc l o c k ) 及信号门控技术 同步设计中，很大一部分功耗来自时钟。时钟是唯一在所有时间都充放电信 号。时钟信号通常要驱动大的时钟树。而且很多情况下会引起不必要的f - j f j o 翻转。 减少时钟的开关活动性将会对整个功耗产生很大的影响。在高性能微处理器中， 由于工作频率较高以及和驱动的负载较大，时钟功耗约占整体功耗的4 0 1 1 3 j 。它 包括时钟的产生，驱动，时钟分配树，锁存以及作为时钟负载的钟控同步单元等。 由于时钟信号在大部分时间内只起到同步作用，门控时钟成为提高时钟效率的重 要措施。若将时钟网络进行划分，通过钟控在每个时钟周期只让那些需要的电路 部分翻转，时钟划分通常是通过使能信号实现的。 如图3 7 所示，当c p u 中的功能模块在一段时间内是闲置的，不需要额外的 时钟驱动，这时可以用一个与非门( 或非门) 屏蔽该模块的时钟信号。 第三章c m o s 电路低功耗分析与设计 1 7 图3 7 低功耗门控时钟 然而，钟控易引起毛刺【18 1 。因此必须对信号加以严格的时序限制并对其作仔 细的时序验证。 净v e r i l o gc o d eo f a 2 - 4 m o d u l ed e c o d e ( a , s e l ) ； i n p u t 【1 ：0 a ； o u tp u t 3 ：0 】s e l ； r e g 【3 ：0 】s e l ； a l w a y s ( a ) b e g i n、， c a s e ( a ) 2 b0 0 ：s e l = 4 b 0 0 0 1 ： 2 b0 1 ：s e l = 4 b 0 0 1 0 ： 2 b1 0 ：s e l = 4 b 0 1 0 0 ； 2 b1 l ：s e l