（电路与系统专业论文）基于自主嵌入式处理器的半自定制物理设计方法研究[电路与系统专业优秀论文].pdf

浙江火学博士学位论文 摘要 摘要 随着集成工艺的不断发展，集成电路设计进入了以纳米为代表的s o c ( s y s t e mo nc h i p ) 时代。庞大的电路设计规模以及深亚微米条件下各种全 新的工艺设计问题，都为集成电路的物理设计提出了新的挑战。如何改进物 理设计的方法与流程，对于保证和提升芯片性能，缩短产品的开发周期都有 着重要的产业意义和商业价值。 本文基于具有自主知识产权的c k 系列嵌入式c p u ，提出了一种全新的半 定制物理设计方法及流程。该流程将可重构的设计思想贯穿始终，通过引入 一种新型的具有版图可重构特性的标准单元结构，将电路晶体管级的优化与 调整融入整个芯片的物理设计流程中。方法创新的将一种基于图论的电路拓 扑分解算法引入对电路网表的简化过程中，分离出可实施调整的目标电路。 并在对目标电路进行晶体管调整的过程中，将连线延时及窜扰延时的变化考 虑在内，从而获得连线延时与单元延时之间的平衡优化解决方案。相比传统 方法，该方法在实现对电路性能优化的同时，极大的降低了对芯片实施晶体 管级调整的难度与复杂度，并保证了设计流程的收敛与迭代次数。 另一方面，本文提出了一种新型的可重构的延时可控网络驱动器结构 ( d c c b ) ，并提出了基于这一结构对时钟树网络进行调整优化的算法。该算 法通过d c c b 将有益时钟偏差有效的引入电路，直接针对电路版图进行时钟 树调整，实现时钟周期的优化试验数据表明，此方法对时钟周期的优化相 比传统方法高出1 0 1 7 。 最后，本文对c p u 中的一类重要的数据存储单元s r a m 的自定制设计 进行了初步的研究，详细讨论了s r a m 单元的建库技术及时序信息库提取的 v 浙江大学博士学位论文 摘要 具体方法。 关键词半定制设计；晶体管调整；延时可控时钟网络驱动器；时钟偏 差；s r a m ；时序信息库； v i 浙江大学博十论文 a b s t r a c t a b s t r a c t a st e c h n o l o g yd e v e l o p s ，i c d e s i g nh a ss t e p p e di n t ot h en a n o m e t e rs c a l e s o ce r a t h eh u g ec i r c u i ts c a l ea l o n gw i t ha l lk i n d so fn o v e lp r o c e s st e c h n o l o g y i s s u e s ，b r i n gn e wc h a l l e n g e st ot h ei cp h y s i c a ld e s i g nm e t h o d o l o g y h o wt o i m p r o v ep h y s i c a ld e s i g na p p r o a c h e sa n df l o wi sg r e a t l ys i g n i f i c a n ti ni n d u s t r i a l a n dc o m m e r c i a lf i e l df o rd e c r e a s i n gt h ep r o d u c td e v e l o p m e n tp e r i o da sw e l la s e n s u r i n ga n dp r o m o t i n gt h ei n t e g r a t i o np e r f o r m a n c eo fac h i p an o v e ls e m i - c u s t o mp h y s i c a ld e s i g nm e t h o d o l o g yi sp r o p o s e db a s e do na n e m b e d d e ds y s t e mc ks e r i e sc p uw h i c ho w n st h ec o m p l e t ei n t e l l e c t u a lp r o p e r t y r i g h t s t h i sa p p r o a c hm e r g e st h et r a n s i s t o rl e v e la d j u s t m e n ta n do p t i m i z a t i o ni n t o t h ee n t i r ei cp h y s i c a ld e s i g nf l o wa c c o r d i n gt oan o v e lr e c o n f i g u r a b l es t a n d a r d c e l lf l a m e u t i l i z i n gan e t w o r kg r a p hp a r t i t i o na n ds i m p l i f i c a t i o na l g o r i t h m ，t h e m e t h o de x t r a c t st h eo b je c t i v ec i r c u i ta v a i l a b l ef o rt u n i n gw h i c hi sc o n s e q u e n t l y u s e df o ri m p l e m e n t i n gat r a d e o f fo p t i m i z a t i o nb e t w e e nc e l ld e l a ya n dn e td e l a y b yt a k i n gt h en e td e l a yv a r i a t i o nd u r i n gt h et r a n s i s t o ra d ju s t m e n tp r o c e d u r ei n t o a c c o u n t i nc o m p a r i s o nw i t ht h et r a d i t i o n a lm e t h o d o l o g i e s ，t h i sm e t h o dr e a l i z e s t h ec i r c u i tp e r f o r m a n c eo p t i m i z a t i o ni na d d i t i o nt od e c r e a s i n gt h ec o m p l e x i t ya n d d i f f i c u l t yo ft r a n s i s t o rt u n i n go nac h i pa n dm e a n w h i l em a i n t a i n st h ed e s i g n c o n v e r g e n c ea n di t e r a t i o n s b a s e do nt h er e c o n f i g u r a b l ep e r s p e c t i v e ，an o v e ld e l a yc o n t r o l l a b l ec l o c k b u f f e r ( d c c b ) i sp r o p o s e df o rc l o c kp e r i o do p t i m i z a t i o nv i aac l o c kt r e e a d ju s t m e n ta l g o r i t h mw h i c hg e n e r a t e su s e f u lc l o c ks k e wa c c o r d i n gt od c c b v i i 浙江大学博上学位论文 a b s t r a c t r e c o n f i g u r a t i o n a n dd i r e c t l a y o u tm o d i f i c a t i o n e x p e r i m e n t s i n d i c a t e dt h a tt h i s a p p r o a c hi m p r o v e dt h ec l o c kp e r i o db ya p p r o x i m a t e 10 17 h i g h e rt h a nt h et r a d i t i o n a l m e t h o d o l o g i e s f i n a l l y , t h ed i s s e r t a t i o nd i s c u s s e st h ep r i m a r yr e s e a r c ho ns r a mt i m i n g l i b r a r yg e n e r a t i o na n dp r e s e n t st h es r a mt i m i n gl i b r a r ye x t r a c t i o na p p r o a c h e s c o n c r e t e l y k e y w o r d s s e m i - c u s t o md e s i g n ；t r a n s i s t o rt u n i n g ；d e l a yc o n t r o l l a b l ec l o c k b u f f e r ；c l o c ks k e w ；s r a m ；t i m i n gl i b r a r y v i l l 浙江大学博_ 上学位论文图表目录 图表目录 图1 。ld r a m 与m i c r o p r o c e s s o r 两类重要产品的集成规模发展趋势图【2 】2 图1 2 集成电路设计方法的发展【3 1 4 图1 3 铝线和铜线的连线延迟和单元延迟【4 ，5 1 6 图1 4c r o s s t a l k 引起的延时变化4 ，5 1 7 图1 5 设计流程随工艺发展的变化6 1 8 图2 1c k 系列自主嵌入式c p u 的流水级示意图1 3 图2 2c k 系列自主嵌入式c p u 体系结构方框图1 4 图2 3 物理设计和验证流程示1 7 图2 4 芯片的f l o o r p l a n 18 图2 5 芯片的p l a c e m e n t 1 9 图2 6 芯片的时钟树结构1 9 图2 7 不同工艺设计流程中的循环迭代【5 1 2 1 图3 1 标准单元及上层电路【8 1 2 5 图3 2 静态互补c m o s 电路【9 】2 6 图3 - 3 有比逻辑电路1 9 2 7 图3 4 传输管逻辑电路【9 1 2 7 图3 5n m o s 的逻辑规则2 9 图3 6 反相器的逻辑电路3 0 图3 7 静态互补c m o s 反相器的动态开关模型【9 1 3 0 图3 8 反相器单元的上升与下降延时3 l x i i i 浙江大学博士学位论文图表目录 x l v 图3 9 不同结构标准单元结构对比【10 1 3 3 图3 1 0 芯片的典型版图设计【l o 】3 4 图3 1 1 标准单元的设计及验证流程3 6 图3 1 2 可重构单元版图示例3 8 图3 1 3 时序信息库描述的典型结构【3 1 4 0 图3 1 4 补偿修正与h s p i c e 仿真结果对比4 2 图3 1 5n a n d 2 中晶体管调整对相关t i m i n ga r c 的影响4 3 图3 1 6 相关t i m i n ga r c 随晶体管调整幅度的变化4 3 图4 1r a m 方框图【1 9 】4 6 图4 2s r a m 的模块方框图4 7 图4 3 存储阵列及存储单元示意图4 8 图4 4 时序信息库的描述4 9 图4 5s r a m 时序提取测试电路的设计5 0 图4 6s r a m 5 1 2 x 2 的管脚示意图5 1 图4 7 激励波形的设计51 图4 8 建立时间的测量原理f 3 8 1 5 4 图4 9 二分法测量建立时间5 5 图4 10m e y e r 模型【3 7 1 5 7 图4 1 l 线性插值法- 9h s p i c e 仿真的比较5 9 图5 1d c c b 结构 6 3 】6 3 图5 2 两种不同结构d c c b 的版图及电路图【6 3 1 6 4 图5 3 应用d c c b 构成时钟树6 7 浙江大学博士学位论文图表目录 图5 4d c c b 重构的电路逻辑示意图6 7 图5 5d c c b 不同内部连接模式的传输延时【6 3 】6 9 图5 6d c c b 传输延时的线性曲纠6 3 1 7 0 图5 7 应用d c c b 的设计流程【6 3 j 7 3 图6 1 晶体管调整的设计流程【1 0 1 8 0 图6 2 关键路径与关键网络8 l 图6 3 关键网络图示例【10 1 8 2 图6 4 电路中的强牵连单元8 3 图6 5 强牵连单元的提取【10 1 8 4 图6 6 电路的简化结果【1 0 】8 5 图6 7 芯片设计中的电路简化示例8 5 图6 8c r o s s t a l k 对传输延时的影响8 7 图6 9c r o s s t a l kd e l a y 随耦合长度变化示意刚10 1 8 9 图6 1 0 电路优化后的面积延时积比较1 0 1 9 2 图6 1 1 晶体管调整后的版图示意图9 2 表3 1 可重构标准单元名称及功能描述3 6 表4 1 本征电容在不同区域内的特性变化5 6 表5 1d c c b - 9 普通时钟网络驱动器的比较【6 3 】6 6 表5 2 不同时钟偏差调整方法的比较【6 3 1 7 4 表6 1 应用a m p s 对电路的优化结果- 9 本文所提出方法的比较【1 0 】9 1 浙江大学博士学位论文浙江大学研究生学位论文独创性声明 浙江大学研究生学位论文独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取 得的研究成果。除了文中特别加以标注和致谢的地方外，论文中不包含其他 人已经发表或撰写过的研究成果，也不包含为获得逝姿盘鲎或其他教育 机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任 何贡献均己在论文中作了明确的说明并表示谢意。 学位论文作者签名：占乡 巾 签字日期：m 一年 f 月够e l 学位论文版权使用授权书 本学位论文作者完全了解 逝江盘堂有权保留并向国家有关部门或 机构送交本论文的复印件和磁盘，允许论文被查阅和借阅。本人授权垃姿 盔生可以将学位论文的全部或部分内容编入有关数据库进行检索和传播， 可以采用影印、缩印或扫描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后适用本授权书) 学位论文作者签名： 占名拿 签字日期：h 叩年 f 月够日 新签冬：多出售一 签字日期：劢争石月a b 浙江大学博上学位论文 致谢 致谢 我要感谢导师严晓浪教授，在超大规模集成电路设计研究所攻读博士学 位期间，严老师为我们创造了良好的科研学习氛围；在论文写作期间，严老 师又给予了悉心的指导。严老师渊博的学识、严谨的治学态度、敏锐的学术 眼光和一丝不苟的工作作风让我受益匪浅。 我要感谢葛海通老师，无论是在超大研究所还是在中天公司，无论是在 工作学 - - j 上还是在生活上，葛老师都给予了很多关怀与指导。我还要感谢研 究所的吴晓波老师，何乐年老师、史铮老师、沈海斌老师、徐新民老师、王 国雄老师、张培勇老师和罗小华老师等在学习和生活上给予我的无私指导和 帮助。 我还要感谢中天公司以及研究所里的各位同事同学，他们是阳晔、刘坤 杰、黄凯、杨建、李德贤、龙国强、任坤、何仙娥、孟建熠、杨军、刘智力、 郑丹丹、王军波、冯炯、莫鹏飞、陈志坚、彭信民、刘丹青、任金平、李春 强、全利、沈珊瑚、郑飞君、翁延玲、黄雪薇、张强、张杰、潘红、张鲁、 张波等，与他们在一起工作让我轻松愉快，也让我进步。 最后，我还要感谢我的父母和女友+ ，正是他们在身后默默地支持我、鼓 励我，让我顺利地完成了博士学业。 l l i 浙江大学博士学位论文 绪论 1 1 引言 第1 章绪论 自从1 9 5 9 年世界上第一块集成电路在美国的德州仪器公司和西屋电气公司 诞生以来【1 1 ，集成电路技术便一直以惊人的速度发展着。在当今社会，集成电 路技术已被应用于社会生活的方方面面，涵盖医疗卫生、工业控制、商业交易、 电子通讯等诸多领域。集成电路技术已成为现代信息社会的基础，其水平高低 直接体现了一个国家的经济发展水平和综合国力。 1 2 论文的背景及意义 1 2 1 集成电路设计方法的历史回顾 现代集成电路的发展从小规模i c ( s s i ) 开始，经历了中规模i c ( m s i ) 、 大规模i c ( l s i ) 、超大规模i c ( v l s i ) 、直到现今的特大规模i c ( u l s i ) 以及 片上系统( s o c ) ，电路的集成度和复杂度已达到了超乎想象的地步，对电路性 能的要求( 高集成度、高速度、低功耗等) 也在迅速提高【1 1 图1 1 给出了集 成电路领域内两类重要产品d r a m 和m i c r o p r o c e s s o r 近五十年间集成晶体管数 量的发展趋势图【2 1 。越来越复杂的电路系统，越来越高的性能设计要求以及越 来越大的集成规模，正不断为集成电路设计方法学的研究提出新的课题与挑战。 回顾集成电路设计的发展历史，我们可以将集成电路设计方法的发展划分 为以下几个阶段： 新扛大学博士学位论文 y e a r 田1 1d r a m 与m i c r o p r o c e s s o r 两类重要产品的集成规模发展趋势图 手工设计阶段 集成电路发展的初期，电路设计从器件的物理版图设计入手，芯片中的全 部器件以及互连线的版图都是按照系统要求进行人工设计的。工程师需要 通过手工的方法绘制版图，这是一个十分费时费力的工作，其设计速度很 慢，设计成本极高，这两个弱点同时也限定了初期设计的电路规模一般局 限在几个门到几十个门之问吼 计算机辅助设计阶段( c o m p u t e r a i d e d d e s i g n ) 这一阶段应用计算机软件进行版图设计，这一方法极大的提高了电路版图 设计中的精度要求，同时由于计算机软件对图形能够方便的进行调用，移 动蕨转、缩放修改复制等操作井能提供一定的晶体管电路辅助分析， ；coievto；ice-；口ejz 浙江大学博士学位论文绪论 设计的周期被极大的缩短了。这一时期设计的规模大约维持在几十门到几 百门【3 1 。 计算机辅助工程阶段( c o m p u t e ra i d e de n g i n e e r i n g ) 随着计算机软件技术的进步，各种模拟软件特别是自动布局布线工具的问 世，使得人们可以直接从门级来进行设计这时候，工程师只需要给出电 路功能的门级描述，通过功能和时序的仿真，进行门阵列和标准单元的自 动设计和验证，然后利用自动布局布线工具实现版图。此时的设计规模大 约维持在几百门到几万门【3 1 电子自动化设计阶段 随着集成电路的规模进一步扩大，电路复杂度的进一步提高，电路的功能 越来越难以用门级网表直接予以描述，应用硬件描述语言描述电路功能， 在r t l ( r e g i s t e rt r a n s f e rl e v e l ) 级展开电路设计的方法随之应运而生。该 方法使用r t l 语言对所设计的电路功能进行描述，通过r t l 的仿真验证电 路功能。利用逻辑综合( l o g i cs y n t h e s i s ) 工具将r t l 描述转化为门级网 表，再利用布局布线工具实现电路的最终版图。此时的设计规模大概在几 十到几百万门之间【3 1 系统芯片阶段( s y s t e mo nc h i p ) 由于系统设计日益复杂，设计业出现了专门从事开发各种不同功能的集成 电路模块的供应商，即i p 供应商。工程师可以将i p 核作为基本单元进行 设计。另一方面，在集成工艺进入9 0 纳米以后，芯片设计已经达到了几亿 个晶体管的集成规模，这样规模的电路完全可以将一个完整的电子系统在 单个的芯片上来实现，于是系统芯片在这个时期开始出现了。这种芯片将 浙江大学博士学位论文 绪论 c p u 、d s p 、逻辑电路、模拟电路、射频电路以及其它电路模块的设计全 部囊括其中，其设计规模可以达到几千万门【3 】o 重 誉 8 1 9 7 0 1 9 7 5 1 9 8 0 1 9 8 5 1 9 9 0 1 9 9 5 2 0 0 0 2 0 0 5y e a r 图1 2 集成电路设计方法的发展【3 】 1 2 2 集成电路的半定制设计 现代集成电路按照其实现方式，可以划分为全定制设计，半定制设计和现 场可编程逻辑器件三类。 ( 1 ) 全定制设计主要是基于晶体管级的芯片设计，全定制设计充分利用 了设计者的经验与创造性，尽可能对每个器件的电路参数与版图参 数实行优化，力求达到优良的技术指标，其设计具有密度高、速度 浙江大学博士学位论文绪论 快、面积小、功耗低的特点，但是其设计的开发时间长，设计费用 较高。 ( 2 ) 可编程逻辑器件( p r o g r a m m a b l el o g i cd e v i c e ，p l d ) 。顾名思义，其 最大的特点在于“可编程”，由i c 生产厂商提供已经封装好的芯片， 芯片的功能由设计者使用e d a 工具“写入”其中。p l d 大大缩短 了设计周期，但其芯片利用率和集成度很低，性能规模也有所限制。 ( 3 ) 半定制设计是指由厂商预先设计加工好一些基本单元作为标准单元 存入c a d 系统中，构成标准单元库供用户选用。用户按照具体定制 要求，将标准单元库中的单元作为基本模块，组合构建具有特定功 能的电路结构，实现单元之间的布局与布线，完成电路的功能设计。 此种方法以e d a 工具作为支持，大大降低了电路设计的复杂程度， 缩短了电子产品的开发周期。但是半定制设计通常会导致芯片的利 用率较低，设计灵活性较差，并且往往不能使芯片获得最优的性能 指标。 可编程逻辑器件一般用于新产品的试制和小批量的生产，而对于大批量生 产的芯片则采用全定制和半定制的方法。而现代集成电路的规模非常庞大，全 定制的设计方式一般只应用于电路中一些核心高性能的小规模模块的设计中， 所以以标准单元和电子设计自动化系统为指导的半定制设计是当代集成电路设 计领域，尤其是专用集成电路( a s i c ) 设计领域最为广泛使用的一种设计方式。 如何将各种设计方法各自的优点相结合，开发具有高可操作性的物理设计 方法和流程，对于实现高性能的电路设计具有重要的意义。本文基于c k 系列 自主知识产权的嵌入式c p u 系统，提出了一种优化电路性能并具有很高可操作 浙江大学博士学位论文 绪论 性的物理设计方法。该方法将一些全定制的设计思想结合其中，并紧密结合一 些现今广泛使用的e d a 系统，在极大的提升了电路设计的性能指标的同时基本 保持了整个产品的设计周期。 1 2 3 当今集成电路物理设计中的问题与挑战 集成电路在纳米工艺下所遇到的新问题、挑战主要体现在以下几个方面： 首先，连线延迟在芯片性能中所占的比重增大。如图1 3 所示，连线延迟 在o 1 8 微米时超过了单元延迟，在9 0 n m 以下工艺时，连线延迟已经达到了总 延迟的7 5 【4 ，5 1 。由于连线延迟决定了芯片的性能，设计者的注意力将从逻辑优 化转到连线优化 其次，由信号完整性所引起的延时变得越来越重要。这一问题在0 1 8 微米 时就已产生，o 1 3 微米时已经变得十分重要，在9 0 纳米以下的工艺中，这一问 题变得至关重要3 1 。图1 4 显示了由于电容耦合的影响而导致的连线延时变化。 可以看出信号完整性可能会使延时产生+ 8 0 6 0 的变化【4 ，5 1 。 6 & 2 寮 卫 占1 1 0 6 50 50 3 50 2 50 1 80 1 30 1 f e a t u r es i z eg e n e r a t i o n ，m i c r o n 图1 3 铝线和铜线的连线延迟和单元延迟【4 ，5 】 浙江大学博上学位论文 绪论 1 2 0 8 0 x 坩 o 14 0 弗 c 誊 o c 4 0 一8 0 r ss w i t c h g r i ds p a c i n g ：l x n e i g h b o 。 o 一。 。1 s。2 5。3 s = 毒a m ed i r e c t j o n _ - - ，一 1 x w j r el e n g t ht m m ) 图1 4c r o s s t a l k 引起的延时变化【4 ，5 1 第三，时序收敛性问题。随着连线延迟在总延迟中所占的比重逐步增加， 电路的时序特性越来越难以在设计的初始阶段予以准确的估计。电路最终版图 ( l a y o u t ) 实现的时序性能与其体系结构规划( a r c h i t e c t u r e p l a n n i n g ) 阶段的时 序评估相差甚远【6 1 。电路设计中时序的一致性被打破。电路设计不得不通过反 复的时序信息“反标”，来实现设计各阶段时序的一致性。以往设计流程中的一 致收敛过程变成了一个平行进行、相互交错、反复迭代循环的过程。 i c d | 删 4 自 l f 艇轴t i n i - o i h k r 一 翱树d 妇y c 舢蛰 # n i l l g - _ - _ _ 。 i e e 州 d e 蚴 h 州w t 浙江大学博士学位论文 绪论 c 卜曩? 可 l 一1 _ 一l _ r 一 o 9 0 伽协i 踟研 c 棚 轴州蚋 - - - - - 啼 g a t ei e v e l d p 口n k 口m 图1 5 设计流程随工艺发展的变化f 6 】 1 3 论文的主要工作及创新点 论文着重对集成电路的半定制物理设计方法进行了研究和探讨，并针对具 有自主知识产权的c k 系列嵌入式c p u 的物理设计，制定了完整的设计流程， 并进行了详细阐释。 本文的工作及创新点主要体现在以下几个方面： ( 1 ) 提出了一种新型的具有可重构特性的标准单元结构( r e c o n f i g u r a b l e s t a n d a r dc e l l ，r s c ) ，通过这一结构，电路晶体管级的调整，能够方 便的通过版图的重构予以实现。在标准单元的版图设计中，晶体管 可以是水平放置的，也可以是垂直放置的。选择不同的方向摆放晶 体管，其主要目的是为了实现标准单元面积的压缩或连线的缩短。 而在可重构标准单元的设计中，晶体管的摆放全部选择了垂直方向， 并且在p u n 和p d n 网络中处于对偶关系的一对p m o s 管和n m o s 管被摆放在同一垂直线上。对采用这一结构的标准单元内的晶体管 的p n 比例进行调整时，只需要对相应的有源区( a c t i v e a r e a ) ，p n 浙江大学博士学位论文 绪论 阱区( p w e l l n w e l l ) 以及栅( g a t e ) 的大小进行调整缩放即可，而 不会造成标准单元面积的变化文中针对这一可重构标准单元结构， 阐释了相应了标准单元版图设计方案，并对标准单元自动化生成的 设计流程予以详细的论述，同时给出了版图重构的具体方法及程序 ( 2 ) 基于r s c ，从图论的角度出发，提出了一种快速的晶体管调整 ( t r a n s i s t o r t u n i n g ) 优化方法该方法能够快速的剔除电路拓扑结构 中的“强牵连单元”，将适合进行晶体管调整的目标电路从整个电路 网表中分离出来，通过对其p n 比率及大小的调整，实现电路整体 时序性能的优化。在9 0 、6 5 纳米以下的工艺中，线上延时在总延时 中所占的比重逐步增大，传统的晶体管调整优化方法大多将目标锁 定在缩减单元延时，但却有可能因此造成连线延时的增大，而使电 路总体的时序性能没有得到优化甚至反而进一步恶化。有别于传统 方法，该方法在优化过程中将线上延时的变化因素考虑在内，从而 获得单元延时与线上延时间的平衡优化解决方案。同时，其所有调 整过程直接针对电路版图展开，并局限于标准单元内部的重构，从 而避免的传统方法中大量的e c o 操作以及设计流程的迭代循环和 收敛性问题。 ( 3 ) 提出了一种新型的可重构的时钟网络驱动器( d c c b ) 结构，并利 用其延时的可变性，通过d c c b 单元内部结构的重新配置，对电路 的时钟树结构进行调整，引入有益时钟偏差，实现了电路时钟周期 的优化。在超深亚微米工艺之前，电路的延时主要取决于单元延时， 因此路径延时在流程各阶段不会产生显著的变化，电路时序在整个 9 浙江大学博士学位论文绪论 流程中具有一致性。任一环节的时钟偏差调整，都基本上能够在电 路的最终版图时序中实现预期的时钟周期优化效果。但是，当集成 工艺进入超深亚微米之后，布局延时、布线延时以及串扰延时对电 路延时的影响逐渐增大，由于这些延时取决于物理实现，所以在得 到电路版图之前都无法对电路时序做出精确的估计。这种估计的不 准确性，直接导致了流程中时序一致性的降低。某一阶段的时钟偏 差的理论调整，有可能在相邻的后续设计阶段中便由于某些路径延 时的显著变化而失效，从而无法在最终的版图时序中实现预期的时 钟周期优化效果。所以，传统的时钟偏差调整方法在进入超深亚微 米工艺之后，会由于流程各阶段时序一致性的降低而产生失效问题。 而d c c b 对电路时序的调整可以基于电路的版图时序展开，其调整 过程也直接应用于版图，不会对电路全局引入布局布线的修正，保 证了时序的一致性及时序优化的有效性。 ( 4 ) 着重对s r a m 单元定制设计中的建库技术进行了研究和探讨，提出 了s r a m 工艺库设计的详尽完整的方案，设计了工艺库提取的测试 电路，并根据d 算法设计其相应的激励信号波形，实现了s r a m 时 序特征参数的自动化提取，对采样点的偏离现象及成因进行了分析 并提出了快速偏差修正的方法。 1 4 论文的组织结构 本文按照如下方式组织安排： 第二章，首先描述了c k 系列自主嵌入式c p u 的整体架构，随后对其特点 l o 浙江火学博士学位论文 绪论 以及物理设计与验证的流程予以概述。 第三章，首先阐述了标准单元的设计方法，该标准单元采用可重构的设计 结构，随后着重对这一结构的原理、特点及其重构过程予以说明。 第四章，对s r a m 的半定制设计进行了初步的研究和讨论，着重对s r a m 单元时序信息提取的相关技术细节进行了论述。 第五章，提出了一种新型的时延可控的时钟网络驱动器结构，并对其延时 可控的原理和方法加以解释，随后对通过这一时钟网络驱动器调整时钟树的时 钟偏差、优化时钟周期的设计方法和思想加以详细的说明。 第六章，提出了一种利用可重构的标准单元展开的晶体管调整( t r a n s i s t o r t u n i n g ) 的方法。首先对基于图论简化电路网表的方法进行了描述，然后对窜扰 延时模型及线上延时的估算方法进行了讨论，最后着重阐释了晶体管调整的具 体流程和方法，并对试验结果进行了对比分析。 第七章，对本文进行了总结，并展望了未来集成电路物理设计的发展方向 及研究热点。 浙江大学博上学位论文c k 系列自主嵌入式c p u 的体系结构与物理设计流程概述 第2 章c k 系列自主嵌入式c p u 的体系结构与物理 设计流程概述 c k 系列自主嵌入式c p u 是3 2 位的高性能、低功耗的嵌入式c p u 。其 主要应用领域是高性能、低功耗、低成本的嵌入式控制系统和电池供电的便 携式产品。c k 系列自主嵌入式c p u 具有可扩展指令、可配置硬件资源、易 于集成等优点。其指令集兼容m o t o r o l a 公司的m c o r e 微处理器，并在详 细研究了a r m 和m i p s 体系结构特点的基础上，对m c o r e 的体系结构进 行了根本上的改动，使其性能远远超越m c o r e 4 1 。 2 1c p u 的微体系结构及功能模块 2 1 1c p u 的流水级模型 c k 系列自主嵌入式c p u 的流水级( p i p e l i n e ) 模型如下所示： l o a d s t o r e _ 卜 图2 1c k 系列自主嵌入式c p u 的流水级示意图 k c k 系列自主嵌入式c p u 使用了7 级流水线结构：即指令读取i ( i f ) 、 浙江大学博士学位论文 c k 系列自主嵌入式c p u 的体系结构与物理设计流程概述 指令读取i i ( i s ) 、访问寄存器组( r f ) 、指令执行( e x ) 、访问数据 c a c h ei ( d f ) 、访问数据c a c h ei i ( d s ) ，数据回写( w b ) 。 2 1 2c p u 的功能模块划分及定义 c k 系列自主嵌入式c p u 可以划分为取指单元i f u 、整数单元i u 、存取 单元l s u ，乘除处理单元m a d 、总线接口单元b i u 、硬件调试单元h a d 和 内存保护单元m p u ，c k 系列自主嵌入式c p u 的体系结构方框图如图2 2 所示： i n s t s p m b r a n c hc u s t o m e r p r e d i c t i o n b i u i n s t r u c t i o n i n s t t a g i n s tc a c h e i f uc o n t r o l m u l t i p l i e r d i v i d e r m g u m m u a l t e r n a t i v eg p r g p r3 2 x 1 6i uc o n t r o la l u s h i f t e r 3 2 x 1 6 d a t a t a gc o p r o c e s s o r 0 d a t ac a c h e w r i t e m g u m m u l s uc o n t r o l d s pe n h a n c e m e n t b u f f e r d a t as p m j t a g h a d 亟二 匝亟圃臣蒌画圈 图2 2c k 系列自主嵌入式c p u 体系结构方框图 2 1 3c p u 功能及徼体系结构的特点 c k 系列自主嵌入式c p u 是高性能的基于精简指令集( r i s c ) 计算机结 浙江大学博士学位论文c k 系列自主嵌入式c p u 的体系结构与物理设计流程概述 构的3 2 位嵌入式c p u ，具有高性能的片上高速缓存，支持片上硬件调试， 支持快速中断，向量中断和自动向量中断，具有高度的可配置性。 指令读取单元，采用关键指令先取和发射以及添加指令暂存器等手段来 增加指令的发射效率，利用先进二级指令跳转预测，全局和局部结合的历史 记录来减少因为转移指令造成的流水线空闲，预测准确率高达9 4 。 存储单元支持不间断流水线，具有内部b y p a s s 机制，利用快速退休加快 指令的执行速度。存取指令可以操作字节、半字和字，并可以在字节和字操 作时自动扩展。 总线接口单元支持突发传送，支持关键字优先的地址访问。 指令执行单元利用指令依赖表格和操作数前馈来有效地处理数据竞争， 实现高性能的指令发射。 中断响应快，1 6 个备用通用寄存器组用于减少在中断异常处理时花费的 时间。支持矢量和自动矢量中断。 乘法器支持6 4 位d s p 及多媒体乘加指令m a c 。异木运算单元( a l u ) 执行标准的3 2 位整数操作，支持信息安全的6 4 位置换指令p e r m ，可以快速 进行d e s 加密和查表操作。 标准j t a g 调试接口支持各种调试方式，包括软件设置断点方式硬件 设置断点方式、单步和多步指令跟踪、跳转指令跟踪等7 种方式。 2 2 物理设计和验证的流程及方法 2 2 1 物理设计与验证 物理设计是整个芯片设计过程中非常重要的一个环节。其主要原理是将 浙江大学博士学位论文 c k 系列自主嵌入式c p u 的体系结构与物理设计流程概述 表达芯片功能的硬件描述语言( h d l ) 转化为最终的芯片版图( l a y o u t ) 设 计。这一过程主要包括逻辑综合，布局布线，电源网络设计、静态时序分析 以及等价性验证等环节。物理设计直接影响着芯片的最终性能。随着集成工 艺的不断发展，版图连线的几何尺寸不断变小，深亚微米的尺度下各种互连 效应的影响愈加显著，物理设计实现中的收敛性问题愈加困难，物理设计将 会越来越复杂。 芯片设计中的验证一般可以划分为设计验证和实现验证两类。设计验证 是指对电路的系统级、行为级描述进行检验，以判定电路实现是否与设计者 的设想相一致。实现验证是指对电路在行为级、r t l 级、门级以及版图级之 间进行转化时是否保持功能的一致进行检验，实现验证一般可以通过等价性 验证来完成【7 1 。物理设计一般通过等价性验证来保证电路实现在物理设计各 环节之间转化时的功能一致性。 2 2 2 传统物理设计和验证的流程简介 本文所提出的物理设计流程大致如图2 3 所示，灰色框图所示是一典型 的物理设计流程本文在此基础上对传统的物理设计流程加以扩展，将各种 新型的定制、半定制物理设计方法融入其中( 蓝色框图所示) ，从而使芯片的 半定制设计可以在原有流程的基础上方便的展开。 下面对典型物理设计流程中的各环节加以简要的介绍： 1 6 浙江大学博士学位论文c k 系列自主嵌入式c p u 的体系结构与物理设计流程概述 图2 3 物理设计和验证流程示 1 7 浙江大学博士学位论文c k 系列自主嵌入式c p u 的体系结构与物理设计流程概述 ( 1 ) 逻辑综合( l o g i cs y n t h e s i s ) ：逻辑综合是将硬件描述语言( h d l ) 表示的设计，转化成与特定工艺相关的功能、时序、功耗等指标 都满足设计要求的门级网表。 ( 2 ) 版图规划( f l o o r p l a n ) ：由于电路规模不断增大以及e d a 工具处 理能力的限制，芯片的设计一般要分成若干个小的模块来实现。 通过版图规划，可以大致确定各模块以及i o 单元在芯片版图设 计中的位置，而标准单元的位置会在后续的布局( p l a c e m e n t ) 中 确定【4 】 b 一一 a c d e 图2 4 芯片的f l o o r p l a n ( 3 ) 布局( p l a c e m e n t ) ：布局一般是指在e d a 工具的支持下，确定大 量标准单元或模块在电路版图设计中的位置，这一过程需要将时 序、面积、布线、功耗等诸多因素考虑在内，并在这诸多方面寻 求平衡，获得最佳的解决方案。 浙江大学博士学位论文c k 系列自主嵌入式c p u 的体系结构与物理设计流程概述 图2 5 芯片的p l a c e m e n t ( 4 ) 时钟树生成( c l o c kt r e es y n t h e s i s ，c t s ) ：在同步数字电路中， 起存储作用的时钟触发器的状态，是在同一时钟控制下一起被触 发，并在一个时钟周期内完成数据更新和锁存的。时钟树生成的 主要目的是：使芯片中所有属于同一时钟域的时钟触发器，在从 时钟源( c l o c ks o u r c e ) 到其相应的时钟信号端之间，通过插入时 钟网络驱动器( c l o c kb u f f e r ) 的方法而获得相同的传输延时，进 而实现时钟触发器同步