大规模数字集成电路设计试卷A标准答案与评分细则.pdf

大规模数字集成电路设计 试卷 大规模数字集成电路设计 试卷 A 标准答案与评分细则标准答案与评分细则 卷面总分 80 分 一 名词解释 2 分 6 题 评分标准 给出正确英文的 2 分 题 仅给中文解释 1 分 题评分标准 给出正确英文的 2 分 题 仅给中文解释 1 分 题 1 EDA Electronic Design Automation 2 FPGA Field Programmable Gate Array 3 ASIC Application Specific Integrated Circuit 4 SOC System On a Chip 5 DSP Digital Signal Processor Processing 6 VHDL VHSIC Very High Speed Integrated Circuit Hardware Description Language 二 填空题 每空 1 分 共 18 分 评分标准 填写正确 1 分 空评分标准 填写正确 1 分 空 1 VHDL程序的 5 个组成部分分别为 实体 Entity 构造体 Architecture 配置 Configuration 包集合 Package 库 Library 2 VHDL中操作符 外 还 有两种形式 它们分别是 条件信号赋值语句 或 条件型 选择信号赋值语句 或 选择型 6 VHDL结构描述是实体构造的层次化 结构化的表现 试列举出其中两种描述结构的语 句COMPNENT语句 或 元件语句 GENERATE语句 或 生成语句 也可填 GENERIC语句 参数说明语句 端口映射语句等 7 常用的EDA逻辑综合工具有很多 请至少举出一种能综合VHDL语言的综合工具名称 FPGA Express 或 Synpolify Synplify Pro FPGA ComplierII等 三 简答题 2 分 4 题 评分标准 得分点分细目标在答案正文内 评分标准 得分点分细目标在答案正文内 1 简述 Top Down 设计方法及其基本步骤 1 参考答案 所谓 Top Down 的设计过程是指从系统硬件的高层次抽象描述向最底层物理描述的一 系列转换过程 1 分1 分 具体讲这一过程由功能级 行为级描述开始 寄存器传输 RTL 级描 述为第一个中间结果 再将 RTL 级描述由逻辑综合得到网表 Net list 或电路图 由网表 即可自动生成现场可编程门阵列 FPGA 复杂可编程逻辑器件 CPLD 或专用集成电路 ASIC 从而得到电路与系统的物理实现 1 分1 分 2 什么是 IP IP 主要有哪几种 各有什么特点 参考答案 IP 即 Intellectual Property 的缩写 直译为 知识产权 IP 是用于 ASIC ASSP PLD 等当中 并且是 IP 核是具有知识产权 Intellectual Property 的集成电路芯核 预先设计 好的电路功能模块 的简称 其作用是把一组拥有知识产权的电路设计集合在一起 构成芯 片的基本单位 以供设计时 搭积木 之用 1 分1 分 IP 分为软核 固核和硬核 0 5 分0 5 分 软 IP 用计算机高级语言的形式描述功能块的行为 但是并不涉及用什么电路和电路元 件实现这些行为 软 IP 的设计周期短 设计投入少 由于不涉及物理实现 为后续设计留 有很大的发挥空间 增大了 IP 的灵活性和适应性 固 IP 是完成了综合的功能块 有较大的设计深度 以网表的形式提交客户使用 硬 IP 提供设计的最终阶段产品 掩膜 随着设计深度的提高 后续工序所需要做的事 情就越少 当然 灵活性也就越少 0 5 分0 5 分 3 请从申明格式 赋值符号 赋值生效时间 作用范围等方面对信号和变量进行比较分析 参考答案 申明时关键字不一样 变量为 VARIABLE 信号为 SIGNAL 但申明时赋初值 均用 符号 0 5 分0 5 分 赋值符号不同 信号赋值用 变量赋值用 0 5 分0 5 分 赋值生效时间 信号赋值 延时后生效 变量赋值立即生效 0 5 分0 5 分 声明引用范围 信号在构造体内 进程外 申明 整个构造体内有效 变量主要在进 程内申明 只在进程内有效 0 5 分0 5 分 4 顺序语句和并行语句有什么区别 VHDL 编程中需要注意些什么 参考答案 并行语句主要有一般信号赋值语句 条件信号赋值语句 选择信号赋值语句 顺序语句主要有顺序控制语句 如 if 语句 case 语句 循环语句等 和 wait 语句 并行语句存在于进程外 并发执行 与语句所处的位值无关 顺序语句存在于进程内 语句按顺序执行 与语句所处的位值有关 1 分分 VHDL 编程中 顺序控制语句 如 if 语句 case 语句 循环语句等 必须存在于进程 内 1 分1 分 四 判断改错题 1 分 6 题 评分标准 给出正确答案 1 分 题 答案基本正确 0 5 分 题 评分标准 给出正确答案 1 分 题 答案基本正确 0 5 分 题 1 已知 A 和 B 均为 STD LOGIC 类型的信号 请判断下面的程序片断 ARCHITECTURE test OF test IS BEGIN IF A 1 THEN B 0 ELSE 2 B 1 END IF END test 参考答案 IF 语句应该存在于进程 PROCESS 内 2 请判断下面给出的信号申明语句 SIGNAL A B STD LOGIC 0 参考答案 信号申明时赋初值的 符号应改用 符号 3 已知 start 为 STD LOGIC 类型的信号 请判断下面的程序片断 PROCESS start BEGIN VARIABLE sum INTEGER 0 FOR i IN 1 TO 9 LOOP sum sum i END LOOP END PROCESS 参考答案 变量 VARIABLE 的申明语句应该放在 BEGIN 语句之前 4 已知 Q 均为 STD LOGIC 类型的信号 请判断下面的语句 Q z 参考答案 高阻态符号应该由小写的 z 改为大写的 Z 5 已知 A 和 B 均为 STD LOGIC 类型的输入端口 请判断下面的程序片断 ARCHITECTURE test OF test IS BEGIN A q q q q d END CASE 参考答案 CASE 语句缺 WHEN OTHERS 语句 3 五 编程题 共计 36 分 评分标准 得分点分细目标在答案正文 评分标准 得分点分细目标在答案正文 1 本题 6 分 请用 VHDL 设计一个三输入与非门 参考答案 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL 1 分1 分 ENTITY test1 IS 2 分2 分 PORT A B C IN STD LOGIC Q OUT STD LOGIC END test1 ARCHITECTURE test1 OF test1 IS 1 分1 分 BEGIN Q not A and B and C 2 分2 分 END test1 2 本题 8 分 请用 VHDL 设计一个对时钟上升沿敏感的带同步复位的十进制加一计数器 参考答案 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL 1 分1 分 ENTITY test2 IS 1 分1 分 PORT clk clr IN STD LOGIC Q OUT STD LOGIC VECTOR 3 downto 0 END test2 ARCHITECTURE test2 OF test2 IS 1 分1 分 SIGNAL count 4 STD LOGIC VECTOR 3 downto 0 BEGIN Q count 4 PROCESS clk 1 分1 分 BEGIN IF clk EVENT AND clk 1 THEN 1 分1 分 IF clr 1 THEN 1 分1 分 count 4 0000 ELSIF count 4 1001 THEN 1 分1 分 count 4 0000 ELSE count 4 Q Q B 1 分1 分 END CASE END PROCESS END test4 5 5 本题 9 分 数字比较器的应用十分广泛 从算术的比较 排序 到一般逻辑电路的控制 比如报警器 重量控制 亮度控制 温度控制等 比较器是一个使用率非常高的电路 请用 VHDL 语言设计一个八位比较器 该比较器具有以下特征 被比较信号 A B 均为八位信号 该比较器带异步复位端 reset 比较器输出信号有三个 AGTB AEQB ALTB 其中 当 A 大于 B 时 AGTB 1 否则 AGTB 0 当 A 等于 B 时 AEQB 1 否则 AEQB 0 当 A 小于 B 时 ALTB 1 否则 ALTB 0 参考答案 library IEEE use IEEE STD LOGIC 1164 all 1 分1 分 entity test5 is port clk reset in STD LOGIC A B in STD LOGIC VECTOR 7 downto 0 1 分1 分 AGTB AEQB ALTB out STD LOGIC end test5 architecture test5 of test5 is begin PROCESS clk reset BEGIN IF