EDA技术实验题目带程序

EDA 技术 实验内容 1 简单组合逻辑 C A B 2 简单组合逻辑 D C A B 3 简单组合逻辑 D C A B 4 简单组合逻辑 D C A B C 5 1 位二进制加法器 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY add1 v IS PORT A IN STD LOGIC B IN STD LOGIC Cin IN STD LOGIC Co OUT STD LOGIC S OUT STD LOGIC END add1 v ARCHITECTURE structure OF add1 v IS BEGIN S A XOR B XOR Cin Co A XOR B AND Cin OR A AND B END structure 6 2 位二进制加法器 7 4 位二进制加法器 8 6 位二进制加法器 9 8 位二进制加法器 10 12 位二进制加法器 11 16 位二进制加法器 12 2 选 1 开关 13 3 选 1 开关 14 4 选 1 开关 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY mux4 IS PORT input IN STD LOGIC VECTOR 3 DOWNTO 0 sel IN STD LOGIC VECTOR 1 DOWNTO 0 y OUT STD LOGIC END mux4 ARCHITECTURE rtl OF mux4 IS BEGIN PROCESS input sel BEGIN IF sel 00 THEN y input 0 ELSIF sel 01 THEN y input 1 ELSIF sel 10 THEN y input 2 ELSE y input 3 END IF END PROCESS END rtl 15 6 选 1 开关 16 8 选 1 开关 17 1 2 数据选择器 2 选 1 数据选择器 ENTTITY mux2 IS PORT d0 d1 IN BIT sel IN BIT s OUT BIT END mux2 ARCHITECTURE dataflow OF mux2 IS SIGNAL sig BIT 信号定义语句 内部信号 无方向 BEGIN Sig d0 AND sel OR NOT sel AND d1 S y y y y NULL 为了满足 CASE 语句全部选择项 空语句 END CASE END PROCESS END behave 20 1 5 数据选择器 21 1 8 数据选择器 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY mux8 v2 IS PORT A IN STD LOGIC VECTOR 2 DOWNTO 0 D0 D1 D2 D3 D4 D5 D6 D7 IN STD LOGIC G IN STD LOGIC Y OUT STD LOGIC YB OUT STD LOGIC END mux8 v2 ARCHITECTURE dataflow OF mux8 v2 IS BEGIN PROCESS A D0 D1 D2 D3 D4 D5 D6 D7 G BEGIN IF G 1 THEN Y 0 YB 1 ELSIF G 0 AND A 000 THEN Y D0 YB NOT D0 ELSIF G 0 AND A 001 THEN Y D1 YB NOT D1 ELSIF G 0 AND A 010 THEN Y D2 YB NOT D2 ELSIF G 0 AND A 011 THEN Y D3 YB NOT D3 ELSIF G 0 AND A 100 THEN Y D4 YB NOT D4 ELSIF G 0 AND A 101 THEN Y D5 YB NOT D5 ELSIF G 0 AND A 110 THEN Y D6 YB NOT D6 ELSE Y D7 YB NOT D7 END IF END PROCESS END dataflow 22 2 4 译码器 23 3 8 译码器 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY decoder3 8 IS PORT a b c g1 g2a g2b IN STD LOGIC y OUT STD LOGIC VECTOR 7 DOWNTO 0 END decoder3 8 ARCHITECTURE rtl OF decoder3 8 IS SIGNAL indata STD LOGIC VECTOR 2 DOWNTO 0 说明 BEGIN indata y y y y y y y y y XXXXXXXX X 不定 END CASE ELSE 指不满足 g1 1 AND g2a 0 AND g2b 0 情况 y 11111111 END IF END PROCESS END rtl 24 4 16 译码器 25 4 2 编码器 26 8 3 编码器 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY coder83 v1 IS PORT I0 I1 I2 I3 I4 I5 I6 I7 IN STD LOGIC A0 A1 A2 OUT STD LOGIC END coder83 v1 ARCHITECTURE behave OF coder83 v1 IS BEGIN A2 I4 OR I5 OR I6 OR I7 A1 I2 OR I3 OR I6 OR I7 A0 I1 OR I3 OR I5 OR I7 END behave 27 4 2 优先编码器 28 8 3 优先编码器 29 1 位 D 触发器 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY dff IS PORT clk d IN STD LOGIC q OUT STD LOGIC END dff ARCHITECTURE rtl OF dff IS BEGIN PROCESS clk BEGIN IF clk EVENT AND clk 1 THEN q d END IF END PROCESS END rtl 30 4 位并行 D 触发器 31 8 位并行 D 触发器 32 2 分频器 33 3 分频器 34 4 分频器 35 7 分频器 占空比 3 7 36 9 分频器 占空比 4 9 37 11 分频器 占空比 8 11 38 可预置分频器 39 6 分频方波发生器 40 10 分频方波发生器 41 数码管显示 0 2 42 数码管显示 3 5 43 数码管显示 6 8 44 数码管显示 7 9 45 数码管显示 A C 46 数码管显示 D F 47 数码管从左向右扫描显示 2 48 数码管从左向右扫描显示 5 49 数码管从左向右扫描显示 A 50 数码管从左向右扫描显示 D 51 数码管从右向左扫描显示 3 52 数码管从右向左扫描显示 7 53 数码管从右向左扫描显示 B 54 数码管从右向左扫描显示 F 55 数码管闪烁显示 8 56 8 只 LED 向左轮流闪亮 1 只 57 8 只 LED 向右轮流闪亮 1 只 58 8 只 LED 向左轮流闪亮 2 只 59 8 只 LED 向右轮流闪亮 2 只 60 8 只 LED 分左右 2 组轮流闪亮 61 8 只 LED 同时亮 灭 62 8 只 LED 奇数号 1 3 5 7 轮流闪亮 63 8 只 LED 偶数号 2 4