ASIC低功耗设计

三 低功耗技术三 低功耗技术 1 功耗分析功耗分析 1 1 由于电容的充放电引起的动态功耗 由于电容的充放电引起的动态功耗 VDD Cl iVDD vout 图 20 充放电转换图 如图 20 所示 PMOS 管向电容充电时 电容的电压从 0 上升到 而这些能量LC DD V 来自于电源 一部分能量消耗在 PMOS 管上 而剩余的则保存在电容里 从高电压向低转换 的过程中 电容放电 电容中储存的能量消耗在 NMOS 管上 我们来推导一下 考虑从低电压转换到高电压的情况 NMOS 和 PMOS 不同时导通 在 转换过程中电源提供的能量为 而是转换后储存在电容里的能量 CE VDD DDLoutDDL out LDDVDDVDDVCdvVCdt dt dv CVdttiE 000 2 VDD DDL outoutLout out LoutVDDC VC dvvCdtv dt dv CdtvtiE 0 2 00 2 这两个等式说明电源提供的能量只有一半储存在电容里 另一半被 PMOS 管消耗掉了 为了计算总体能量消耗 我们不得不考虑器件的翻转 如果门每秒钟翻转次 那10 f 么 10 2 fVCPDDLdyn 表示能量消耗的翻转频率 10 f 随着数字电路集成度的提高 能量问题将成为人们关注的焦点 从以上分析看出 跟电源电压的平方成正比 因此降低供电电压对降低功耗有非常显著的意义 dynP 但是 降低供电电压对电路性能有一定的影响 这时我们可以考虑减小有效电容和减 少翻转率 电容主要是由于晶体管的门和扩散电容引起的 因此降低由于电容的充放电引 起的动态功耗方法之一是将晶体管设计得尽可能小 这种方法同样对提高电路的性能有很 大的帮助 2 2 短路电流引起的功耗 短路电流引起的功耗 在实际电路中 输入波形上升和下降时间为零是不可能的 在翻转过程中 当 NMOS 管 和 PMOS 管同时导通的时候 有限的输入信号斜率使得在瞬间产生从到 GND 之间直流通 DD V 路 假设电流是三角波 而反向器的上升和下降波形是对称的 我们来计算在翻转周期的 能量消耗 peakDDsc scpeak DD scpeak DDdpIVt tI V tI VE 22 我们计算平均能量消耗 fVCfIVtPDDscpeakDDscdp 22 VDD Vin Vout CL ISC 图 21 短路电路示意图 短路电流的功耗同电路的翻转率是成正比 表示器件同时导通的时间 由器件sctpeakI 的饱和电流决定 因此正比于晶体管的尺寸 峰值电流是输入和输出斜率比率的函数 其原因说明如下 静态 CMOS 反向器的输入从 0 变化到 1 假设负载电容非常大 因此 输出信号的下降时间比输入信号的上升时间长得多 在这种情况下 在输出信号变化以前 输入信号已经完成了瞬态变化 因此 NMOS 已经导通 但是输出电容来不及放电 而 PMOS 的源漏电压近似为零 因此器件关闭 不传递任何电流 这种情况下 电路电流约等于 0 考虑相反的情况 输出电容非常小 因此输出的下降时间比输入的上升时间要短的多 在瞬态变化时 PMOS 管的源漏电压是 从而保证了最大的短路电流 DD V 通过分析 我们知道当输出的上升 下降时间大于输入上升 下降时间的时候 短路功 耗是最小的 从另一个方面讲 输出上升 下降时间不宜过大 否则会使电路的速度降低 3 3 静态功耗 静态功耗 电路消耗的静态功耗的表达式如下 DDstatstatVIP 是电路在不翻转时的静态电流 statI 理想 CMOS 反向器的静态电流等于 0 因为 PMOS 和 NMOS 管不同时导通 实际的晶体管 在源漏和衬底之间存在反向偏置的二极管 这个电流值是非常小可以忽略不计的 然而节点的漏电流是由热载流子产生的 漏电流的值随节点温度上升而增大 因此有必 要保持操作环境在较低的温度 漏电流的另一个来源是晶体管的亚域值电流 当 Vgs 低于域值电压时 MOS 晶体管存在 源漏电流 域值电压越接近零 当 Vgs 0 时的漏电流就越大 消耗的静态功耗也就越大 因此域值电压不能太低 通常是大于等于 0 5 伏 4 4 总功耗 总功耗 CMOS 反向器的总功耗由以下三部分组成 leakDDspeakDDDDLstatdpdyntotIVftIVVCPPPP 10 2 典型的 CMOS 电路 电路节点电平翻转时对负载电容地充放电功耗是主要地功耗源 完美的 设计能够将短路电流功耗限定在一定的范围内 当电路处于静态即保持状态不变时功耗很 小 目前可以忽略 但是在不久的将来静态功耗将面临挑战 2 低功耗技术方案低功耗技术方案 1 1 降低电压降低电压 从功耗的分析来看 芯片的功耗正比于芯片工作电压的平方 所以选用低电压工艺是 个很有效地解决途径 但是同时会降低工作频率 降低噪声容限 使电路的性能变差 2 2 RTLRTL级设计阶段是最有可能大幅度降低功耗的阶段级设计阶段是最有可能大幅度降低功耗的阶段 系统级处在设计的较高抽象层次上 具有较大的优化和选择余地 设计层次越高 优 化所能达到的效果越好 在系统级上进行低功耗优化设计 它们的优化程度最大可以达到 几倍 不同的 RTL 结构 其功耗相差甚远 举例来说 一个模 16 的计数器 以 one hot 方式 只有一位是 1 其他是 0 用 0000000000000001 表示 1 000000000000010 表示 2 以次类推 100000000000000 表示 16 其好处是跳变一次只有两位寄存器发生变化 但是 所用的资源比较大 用 binary 方式表示 用 0001 表示 1 0010 表示 2 1000 表示 16 只 用了 4 位寄存器 但是跳变一次至少有两位寄存器状态改变 所以功耗几乎相等 而一个 模 256 的计数器 one hot 方式和以 binary 编码方式 其功耗比约为 5 1 电路中的功耗主要是动态功耗 而近年来的研究表明 在电路中时钟信号消耗的功率 占了系统功耗的很大比例 15 45 因此通过减少时钟功耗将可以有效地降低电路的 总功耗 降低时钟功耗可以从减少时钟信号的摆幅 降低时钟频率和简化电路结构等方面 入手 而降低时钟频率很自然地会利用双边沿触发器 L 采用双边沿触发器后 在保持原来 数据处理频率的条件下 时钟信号的频率可以减半 由此便可导致集成电路的功耗降低 同步设计是目前数字系统设计中最为常用的设计 因为在同步设计中 所有的时序单 元均通过同一个时钟调度 因此时序上不会出现混乱 并且当前的EDA工具对于同步电路的 分析与支持已经比较完善 同时 由于所有的时序单元都随着时钟的跳变而翻转 因此时 钟的功耗是比较大的 异步电路不是所有的时序单元都受同一个时钟控制 所以使用异步 电路使得某些触发器的时钟跳变大大减少 例如 异步触发四位二进制计数器中触发器C 的时钟跳变从原来的16 次减少为8 次 触发器D 的时钟跳变减少为4 次 从而有效地降低 了功耗 同时 异步电路对于电压 温度的敏感性要小 也不存在同步电路所具有的CLOCK SKEW的问题 因此异步电路也有着同步电路不可比拟的优越性 3 3 门控时钟门控时钟 门控时钟是RTL级降低功耗的一个非常有效的手段 它指时序电路 触发器或锁存器等 的端仅在时钟需要引入时才引入 先来看一下如下的HDL描述 posedge CLK begin if EN 1 Data out Data in End 直接对这段代码进行综合将生成如图 22 所示的电路 这是设计中最常见的一类寄存器 Q Q Q Q S SE ET T C CL LR R D D 0 1 0 1 1 M MU UX X D Da at ta a i in n E EN N C CL LK K D Da at ta a o ou ut t 图 22 没有门控时钟的触发器 在没有门控时钟的结构中 对于有同样时钟和同步控制信号的触发器组 综合工具使 用反馈环和选择器来连接它们 当这些触发器在多个周期内保持同样的值 它们不可避免 地要消耗能量 当同步的使能信号处于状态0的时候 触发器组关闭 在这种情况下 电路使用选择器 将触发器组的Q值返回到数据输入D端 当使能EN信号处于状态1的时候 寄存器打开 允许 数据输入D端输入新的值 这个反馈环不可避免地消耗能量 比如 在多个时钟周期内 如果使能信号的值为0那 么同样的值多次载入触发器 其输出的值没有改变 但是触发器组和时钟线要消耗能量 同时选择器也要消耗能量 也就时随着时钟信号的翻转 电路中存在冗余的开关动作 消 耗额外的功率 对于这种情况可以在寄存器状态不需要改变时关断它的时钟输入以达到降 低功耗的目的 这就是门控时钟的设计思想 插入门控时钟的电路结构如图所 23 示 CLK EN Q Q Q Q S SE ET T C CL LR R D D ENL ENCLK DATA IN 0 0 0 LD LG LQ LATCH AND 图 23 加入了门控时钟的触发器 CLK是源时钟信号 ENCLK是插入门控时钟以后到触发器组的时钟信号 此信号由与门 AND 控制 而ENL是控制与门的使能信号 它由使能信号EN产生 从上图可以看出 ENCLK 的翻转率远远小于CLK 因此能够消除冗余的寄存器内部功耗和时钟网络功耗 另外由于原 电路的选择器被门控时钟取代 所以还能够减小芯片的面积 在彩色LCD控制器设计实例中 采用门控时钟技术后 设计的功耗降低了56 同时电路规模也减小了8 5 由此可见 该技术是一种非常有效的低功耗设计技术 当 EN 信号为 0 时 Data out 保持原来的值不变 但是 随着时钟信号的翻转 电路 中存在冗余的开关动作 消耗额外的功率 对于这种情况可以在寄存器状态不需要改变时 关断它的时钟输入以达到降低功耗的目的 这就是门控时钟技术的设计思想 插入门控时钟能够消除冗余得寄存器内部功耗和时钟网络功耗 另外由于原电路中得 多路选择器被门控时钟逻辑取代 并且通常是一个门控时钟逻辑取代 并且通常是一个门 控时钟逻辑门控一组寄存器 所以还能够减小芯片得面积 PowerCompiler 能够自动插入门控时钟 使得这种优化成为可能 PowerCompiler 和综 合工具 DesignCompiler DC 集成在一起 所以插入门控时钟直接在 DC 中进行 下面给出 了插入门控时钟并完成综合得 DC 脚本如下 设定门控时钟设计时常用的变量 set hdlin enable rtldrc info true set power preserve rtl hier names true 设定门控时钟类型及相关参数 set clock gating style sequential cell latch setup 0 2 hold 0 1 control point before control signal scan enable 读入 RTL 级设计 插入门控时钟 analyze f verilog Sync top v Decoder v Crc check v Crc encode v Fsm v Encode modulate v Eeprom control v elaborate Sync top gate clock link hookup testports verbose 报告插入门控时钟的具体情况 report clock gating gating elements gated ungated hier gate rpt 插入门控时钟后的时钟定义与约束 create clock period 296 name Clk fc4 get ports Clk fc4 create clock period 296 name Post cg clk4 get pins hierarchical clk gate ENCLK create clock period 296 name Pre cg clk4 get pins hierarchical clk gate CLK set clock uncertainty 1 get clocks Clk fc4 set dont touch network get clocks Clk fc4 set clock latency 1 get clocks Clk fc4 set clock latency 0 get clocks Pre cg clk4 set clock latency 0 7 get clocks Post cg clk4 set clock transition 1 get clocks Clk fc4 create clock period 2368 name Clk fc32 get ports Clk fc32 create clock period 2368 name Post cg clk32 get pins hierarchical clk gate ENCLK create clock period 2368 name Pre cg clk32 get pins hierarchical clk gate CLK set clock uncertainty 1 get clocks Clk fc32 set dont touch network get clocks Clk fc32 set clock latency 1 get clocks Clk fc32 set clock latency 0 get clocks Pre cg clk32 set clock latency 1 get clocks Post cg clk32 set clock transition 2 get clocks Clk fc32 设定其他时序约束 完成综合 source constraints tcl propagate constraints gate c