十字路口交通灯控制器的VHDL设计.doc

1 基于基于 FPGAFPGA 的半整数分频器设计的半整数分频器设计 一 系统设计任务及功能概述 1 系统设计任务基于 FPGA 的半整数分频器设计 任务要求 设有一个 5MHz 或 7 9 11 13 15 17 19 21 23 25MHz 的时钟源 但电路中需要 产生一个 2MHz 的时钟信号 由于分频比为 2 5 或 3 5 4 5 5 5 6 5 7 5 8 5 9 5 10 5 11 5 12 5 因此采用小数分频 2 小数分频的基本原理 小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器 然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值 如设计一个分频系 数为 10 1 的分频器时 可以将分频器设计成 9 次 10 分频 1 次 11 分频 这样总的分频值为 F 9 10 1 11 9 1 10 1 3 系统功能概述 本系统是一个基于 FPGA 的半整数分频器 具有以下功能 有一个 5MHz 的时钟源 通过半整数分频器 后电路中可以产生的是一个 2MHz 的时钟信号 二 系统设计方案和程序设计 1 系统设计方案 由于分频比为 2 5 因此采用小数分频 分频系数为 N 0 5 的分频器 其电路可由一个异或门 一个模 N 计数器和二分频器组成 下图给 出了通用半整数分频器电路组成 模N计数器 异或门 2分频器 f0 N 0 5 f0 2N 1 OUTCLK 2 5分频 Q 五分频 Q 5分频 f0 5MHz 由于分频比为 2 5 则本实验中先要设计一个模 11 的计数器 然后建立模 11 计数器的元件 再利 用原理图设计完成分频器的设计 2 VHDL 程序设计 模 11 计数器 VHDL 程序如下 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY JSHQ11 IS 定义实体 JSHQ PORT CLR ENA CLK IN STD LOGIC QA QB QC QD OUT STD LOGIC END ENTITY JSHQ11 ARCHITECTURE ART OF JSHQ11 IS 定义了结构体 SIGNAL CQI STD LOGIC VECTOR 0 TO 3 BEGIN PROCESS CLK CLR ENA IS 进程开始 CLK CLR ENA 为敏感信号 BEGIN IF CLR 1 THEN CQI 0000 ELSE 2 IF CLK EVENT AND CLK 1 THEN IF ENA 1 THEN IF CQI 10THEN CQI 0000 ELSE CQI CQI 1 END IF END IF END IF END IF END PROCESS QA CQI 0 信号赋值 QB CQI 1 QC CQI 2 QDMR 0 MY 0 MG 1 BR 1 BY 0 BG 0 IF SB AND SM 1 THEN IF S 45 THEN 状态转换 STATE B CLR 0 EN 0 ELSE STATE A CLR 1 EN 1 END IF ELSIF SM 0 THEN STATE B CLR 0 EN 0 ELSE STATEMR 0 MY 1 MG 0 BR 1 BY 0 BG 0 IF S 5 THEN STATE C CLR 0 EN 0 ELSE STATEMR 1 MY 0 MG 0 BR 0 BY 0 BG 1 IF SM AND SB 1 THEN IF S 25 THEN STATE D CLR 1 EN 1 END IF ELSIF SB 0 THEN STATE D CLR 0 EN 0 ELSE STATEMR 1 MY 0 MG 0 BR 0 BY 1 BG 0 IF S 5 THEN STATE A CLR 0 EN 0 ELSE STATE D CLR 1 EN 1 END IF END CASE END IF END PROCESS CNT END ARCHITECTURE ART b 交通控制模块的波形仿真图 图 2 交通控制模块的波形仿真图 c 交通控制模块的元件图 图 3 交通控制模块生成元件图 8 d 输入 输出接口说明 表 1 交通控制模块的输入 输出接口说明 接口名称类型 输入 输出 引脚 说明 CLKIN1时钟信号 SMIN3 主道车信号 SBIN5 支道车信号 MROUT2 主道红灯 MGOUT4主道绿灯 MYOUT6主道黄灯 BGOUT8支道绿灯 BYOUT10支道黄灯 BROUT12支道红灯 2 45s 25s 5s 定时模块 a 45s 定时模块的程序设计 CNT45S LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY CNT45S IS PORT SB CLK EN45 IN STD LOGIC DOUT45M DOUT45B OUT STD LOGIC VECTOR 7 DOWNTO 0 END ENTITY CNT45S ARCHITECTURE ART OF CNT45S IS SIGNAL CNT6B STD LOGIC VECTOR 5 DOWNTO 0 信号类型矢量类 BEGIN PROCESS SB CLK EN45 IS 进程开始 BEGIN IF SB 0 THEN CNT6B CNT6B CNT6B 1 ELSIF CLK EVENT AND CLK 1 THEN IF EN45 1 THEN CNT6B CNT6B 1 加法计数器 ELSIF EN45 0 THEN CNT6BDOUT45M 01000101 DOUT45BDOUT45M 01000100 DOUT45BDOUT45M 01000011 DOUT45BDOUT45M 01000010 DOUT45BDOUT45M 01000001 DOUT45BDOUT45M 01000000 DOUT45BDOUT45M 00111001 DOUT45BDOUT45M 00111000 DOUT45BDOUT45M 00110111 DOUT45BDOUT45M 00110110 DOUT45BDOUT45M 00110101 DOUT45BDOUT45M 00110100 DOUT45BDOUT45M 00110011 DOUT45BDOUT45M 00110010 DOUT45BDOUT45M 00110001 DOUT45BDOUT45M 00110000 DOUT45BDOUT45M 00101001 DOUT45BDOUT45M 00101000 DOUT45BDOUT45M 00100111 DOUT45BDOUT45M 00100110 DOUT45BDOUT45M 00100101 DOUT45BDOUT45M 00100100 DOUT45BDOUT45M 00100011 DOUT45BDOUT45M 00100010 DOUT45BDOUT45M 00100001 DOUT45BDOUT45M 00100000 DOUT45BDOUT45M 00011001 DOUT45BDOUT45M 00011000 DOUT45BDOUT45M 00010111 DOUT45BDOUT45M 00010110 DOUT45BDOUT45M 00010101 DOUT45BDOUT45M 00010100 DOUT45BDOUT45M 00010011 DOUT45BDOUT45M 00010010 DOUT45BDOUT45M 00010001 DOUT45BDOUT45M 00010000 DOUT45BDOUT45M 00001001 DOUT45BDOUT45M 00001000 DOUT45BDOUT45M 00000111 DOUT45BDOUT45M 00000110 DOUT45BDOUT45M 00000101 DOUT45BDOUT45M 00000100 DOUT45BDOUT45M 00000011 DOUT45BDOUT45M 00000010 DOUT45BDOUT45M 00000001 DOUT45BDOUT45M 00000000 DOUT45B 00000000 END CASE END PROCESS 10 END ARCHITECTURE ART b 45s 定时模块的波形仿真图 图 4 45s 定时模块的波形仿真图 c 45s 定时模块的元件图 图 5 45s 定时模块的元件图 d 输入 输出接口说明 表 2 计分模块的输入 输出接口说明 接口名称类型 输入 输出 引脚 说明 SB输入1支道车信号 CLK输入2分时钟信号 EN45输入5使能信号 DOU45S 7 0 输出21输出 DOU45B 7 0 输出22输出 11 a 25s 定时模块的程序设计 CNT25S LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY CNT25S IS PORT SB SM CLK EN25 IN STD LOGIC DOUT25M DOUT25B OUT STD LOGIC VECTOR 7 DOWNTO 0 END ENTITY CNT25S ARCHITECTURE ART OF CNT25S IS SIGNAL CNT5B STD LOGIC VECTOR 4 DOWNTO 0 BEGIN PROCESS SB SM CLK EN25 IS BEGIN IF SB 0 OR SM 0 THEN 25 进制加法计数器 CNT5B CNT5B CNT5B 1 ELSIF CLK EVENT AND CLK 1 THEN IF EN25 1 THEN CNT5B CNT5B 1 ELSIF EN25 0 THEN CNT5BDOUT25B 00100101 DOUT25MDOUT25B 00100100 DOUT25MDOUT25B 00100011 DOUT25MDOUT25B 00100010 DOUT25MDOUT25B 00100001 DOUT25MDOUT25B 00100000 DOUT25MDOUT25B 00011001 DOUT25MDOUT25B 00011000 DOUT25MDOUT25B 00010111 DOUT25MDOUT25B 00010110 DOUT25MDOUT25B 00010101 DOUT25MDOUT25B 00010100 DOUT25MDOUT25B 00010011 DOUT25MDOUT25B 00010010 DOUT25MDOUT25B 00010001 DOUT25MDOUT25B 00010000 DOUT25MDOUT25B 00001001 DOUT25MDOUT25B 00001000 DOUT25MDOUT25B 00000111 DOUT25MDOUT25B 00000110 DOUT25MDOUT25B 00000101 DOUT25MDOUT25B 00000100 DOUT25MDOUT25B 00000011 DOUT25MDOUT25B 00000010 DOUT25MDOUT25B 00000001 DOUT25MDOUT25B 00000000 DOUT25M 00000000 END CASE END PROCESS END ARCHITECTURE ART b 25s 定时模块的波形仿真图 图 6 25s 定时模块的波形仿真图 c 25s 定时模块的元件图 图 7 25s 定时模块的元件图 13 a 5s 定时模块的程序设计 CNT05S LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY CNT05S IS 定义实体 PORT CLK EN05M EN05B IN STD LOGIC DOUT5 OUT STD LOGIC VECTOR 7 DOWNTO 0 END ENTITY CNT05S ARCHITECTURE ART OF CNT05S IS SIGNAL CNT3B STD LOGIC VECTOR 2 DOWNTO 0 BEGIN PROCESS CLK EN05M EN05B IS BEGIN IF CLK EVENT AND CLK 1 THEN IF EN05M 1 OR EN05B 1 THEN CNT3B CNT3B 1 ELSE CNT3BDOUT5DOUT5DOUT5DOUT5DOUT5DOUT5 00000000 END CASE END PROCESS END ARCHITECTURE ART b 5s 定时模块的波形仿真图 14 图 8 5s 定时模块的波形仿真 c 5s 定时模块的元件图 图 9 5s 定时模块的元件图 3 显示控制模块 a 显示控制模块的程序 XSKZ LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY XIANSHI IS PORT EN45 EN25 EN05M EN05B IN STD LOGIC AIN45M AIN45B IN STD LOGIC VECTOR 7 DOWNTO 0 AIN25M AIN25B AIN05 IN STD LOGIC VECTOR 7 DOWNTO 0 DOUTM DOUTB OUT STD LOGIC VECTOR 7 DOWNTO 0 END ENTITY XIANSHI ARCHITECTURE ART OF XIANSHI IS BEGIN PROCESS EN45 EN25 EN05M EN05B IS 选择模块 BEGIN IF EN45 1 THEN DOUTM AIN45M 7 DOWNTO 0 DOUTB AIN45B 7 DOWNTO 0 ELSIF EN05M 1 THEN DOUTM AIN05 7 DOWNTO 0 DOUTB AIN05 7 DOWNTO 0 ELSIF EN25 1 THEN DOUTM AIN25M 7 DOWNTO 0 DOUTB AIN25B 7 DOWNTO 0 ELSIF EN05B 1 THEN DOUTM AIN05 7 DOWNTO 0 DOUTB AIN05 7 DOWNTO 0 END IF END PROCESS 15 END ARCHITECTURE ART b 25s 定时模块的元件图 图 10 显示控制生成元件图 三 十字路口十字路口交通灯控制器交通灯控制器 设计交通控制器主要就是设计控制电路 定时时器电路和译码器电路三部分 在设计完这三部分 的程序之后进行波形仿真 创建原件 其它的按照电路功能的要求直接调用器件 然后进行连接 实 现其总体的功能 1 十字路口交通灯控制器原理图 图 11 十字路口交通灯控制器原理图 16 2 十字路口交通灯控制器的波形仿真图 图 12 十字路口交通灯控制器的波形仿真图 3 十字路口交通灯控制器的元件图 图 13 十字路口交通灯控制器的元件图 4 输入输出管脚说明 表 3 交通灯控制器管脚 接口名称类型 输入 输出 引脚号说明 CLKIN1 时钟脉冲 SMIN3 主道传感器 SBIN5 支道传感器