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文档简介

1、FPGA系统设计与实际系统设计与实际 运用运用XST综合设计综合设计 5.1.2 运用运用XST综合设计综合设计 1. 综合设计综合设计My_cou 在在3.1.3节中我们运用节中我们运用StateCAD设计了一个计数设计了一个计数器，并且将器，并且将StateCAD生成的生成的VHDL代码参与工程。代码参与工程。如今，运用如今，运用ISE5.2内嵌的综合工具内嵌的综合工具XST进展综合设进展综合设计，并且从不同的角度了解综合后的电路构造。计，并且从不同的角度了解综合后的电路构造。 5.1.2 运用运用XST综合设计综合设计1翻开工程StateCAD。2单击鼠标选中My_cou模块，使其处于高

2、亮形状。3在Process For current Sources 中双击Synthesize图标，此时在Transcript(脚本窗口)中可以看到XST的综合流程和相关报告。 5.1.2 运用运用XST综合设计综合设计4假设综合胜利，Synthesize图标左边会出现 ，综合失败为 ，假设有某种警告那么出现 。假设发现错误，综合无法经过。假设发现警告，设计者应该提高警惕。2查看综合报告查看综合报告 综合后，XST会提供综合报告。 双击鼠标左键，显示综合报告 综合报告 从My_cou的综合报告中截取的报告 左边是HDL Synthesis报告，从报告可以知道综合My_cou模块用到了7个D触发

3、器和一个加法器。其中输出dout0,dout1,dout2,dout3各占用一个 D 触 发 器 ， 三 个 形 状idle,cou,stop各占用一个D触发器。左边是Device utilization summary报告，由报告可以知道，设计占用了9个切片Slices组织，运用了7个触发器、16个4输入可查找表构造LUT，占用芯片6个IOB和一个全局时钟引脚GCLK。3.查看查看RTL视图视图 ISE5.2比以前的版本添加了一些功能，其中非常有用的是在综合后，提供了查看RTL视图工具Xilinx ECS。此功能可以让设计者非常清楚的看到设计的存放器级的原理图，从而使设计者能将HDL代码和实践电路有效的联络起来，更容易发现问题和处理问题，提高设计效率。 3.查看查看RTL视图视图 首先选中要查看RTL视图的文件My_cou，然后在Process For Current Sources中Synthesize图

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