速度优化方法

1、设计优化与时序分析1 1 1、资源优化方法、资源优化方法、资源优化方法2、速度优化方法、速度优化方法3 3 3、时序分析及、时序分析及、时序分析及Quartus IIQuartus IIQuartus II设置优化设置优化设置优化常见速 度 优 化 方法n流水线n寄存器配平n关键路径法n乒乓操作杭州电子科技大学 EDA技术2建立时间n建立时间：在触发器的时钟信号有效沿到来以前，数据和使能信号必须保持稳定不变的最小时间。如果建立时间不够，数据将不能在该时钟沿被正确打入触发器。ntsuDQCLRPRECLKthValidDATAtsuCLKDATA保持时间n保持时间：在触发器的时钟信号有效沿到来以

2、后，数据和使能信号必须保持稳定不变的最小时间。如果保持时间不够，数据同样不能被正确打入触发器。ntHDQCLRPRECLKthValidDATAtsuCLKDATA最小时钟周期与最高时钟频率n最小时钟周期：n最高时钟频率：fmax = 1 / tCLKCLKData validDATAn 管脚到管脚延时tPD：指信号从输入管脚进来，穿过纯组合逻辑， 到达输出管脚的延迟。流水线设计流水线设计 n常见同步数字系统中逻辑块杭州电子科技大学 EDA技术6描述系统速度的指标：Fmax=时钟clk的最大频率约等于1/Ta流水线优化n均匀分割Ta为T1+T2，插入寄存器杭州电子科技大学 EDA技术7如果T1

3、=T2Fmax提升一倍流水线分析n重叠进行n多时钟完成n长时平均：单时钟单周期杭州电子科技大学 EDA技术8类比的例子n汽车装配厂，每辆车30道工序，每个工序需要1天n情景1：所有设备集中在一个车间，该车间每天完成一道工序，30天完成30道工序，汽车出厂n情景2：所有设备分配到30个车间，每个车间每天完成一道工序，30个车间同时工作杭州电子科技大学 EDA技术9n情景2：n第1天，第1个车间，完成第1辆车第1道工序n第2天，第1个车间，完成第2辆车第1道工序，第2个车间，完成第1辆车第2道工序n第3天，第1个车间，完成第3辆车第1道工序，第2个车间，完成第2辆车第2道工序，第3个车间，完成第1

4、辆车第3道工序n杭州电子科技大学 EDA技术10n第30天，第30个车间，完成第1辆车第30道工序，汽车出厂，第29个车间，完成第2辆车第29道工序，第28个车间，完成第3辆车第28道工序n第31天，第30个车间，完成第2辆车第30道工序，汽车出厂，第29个车间，完成第3辆车第29道工序，第28个车间，完成第4辆车第28道工序n以后每天1辆车。速度比情景1提高近30倍杭州电子科技大学 EDA技术11流水线举例加法器杭州电子科技大学 EDA技术12普通加法器，EP3C5 FPGA综合结果：LCs=10,REG=0,T=7.748ns.module ADDER8(CLK,SUM,A,B,COUT,

5、CIN); input 7:0 A,B; input CLK,CIN; output COUT; output 7:0 SUM; reg COUT; reg 7:0 SUM; always (posedge CLK) COUT,SUM7:0 = A + B + CIN; endmodule流水线化杭州电子科技大学 EDA技术13杭州电子科技大学 EDA技术14流水线加法器，EP3C5综合结果：CLK=275MHz,T=3.63ns，LCs=24，REG=22。module ADDER8(CLK,SUM,A,B,COUT,CIN); input 7:0 A,B; input CLK,CIN; o

6、utput COUT; output 7:0 SUM; reg TC,COUT ; reg 3:0 TS,TA, TB; reg 7:0 SUM; always (posedge CLK) begin TC,TS = A3:0+B3:0+CIN ; SUM3:0=TS; end always (posedge CLK) begin TA = A7:4; TB = B7:4; COUT,SUM7:4 = TA+TB+TC; endendmodule时序图对比，杭州电子科技大学 EDA技术15流水线非流水线流水线优化分析n有限度使用流水线n结合其他优化方法n速度提升明显，但资源占用加多n长流水线配合使用技术q分支预测q逻辑冗余q乱序执行q杭州电子科技大学 EDA技术16寄存器配平杭州电子科技大学 EDA技术17不合理的电路结构寄存器配平杭州电子科技大学 EDA技术18寄存器配平后的结构寄存器配平的使用n寄存器配平经常在流水线设计中使用n速度提升明显n大部分情况不增加资源占用n需要进行时序分析杭州电子科技大学 EDA技术