加法器实验报告

1、实验三 加法器的设计与仿真一、实验目的熟悉 Quartus 仿真软件的基本操作，用逻辑图和 VHDL 语言设计加法器并验证。二、实验内容1、熟悉 Quartus 软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计）2、用逻辑图和 VHDL 语言设计全加器并进行仿真验证；3、用设计好的全加器组成串行加法器并进行仿真验证；4、用逻辑图设计 4 位先行进位全加器并进行仿真验证；三、实验原理1. 全加器全加器英文名称为 full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到

2、多位全加器。用途：实现一位全加操作逻辑图真值表XYCINSCOUT0000000110010100110110010101011100111111利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值表，就可以根据这些来设计电路了。2.四位串行加法器逻辑图利用全加器的组合实现 4 位串行加法器，全加器只能对一位进行操作，将每一位的结果传给下一位，就可以实现 4 位的加法器。374283：4 位先行进位全加器位先行进位全加器（4-Bit FullAdder）利用 74283 芯片实现的 4 位先行进位全加器比前两者功能更完善，它可以实现进位功能，这个自己设计难度比较大，可以参照

3、74283 的功能表加深对它的理解，按照如下的逻辑图实现进位全加器。逻辑框图逻辑功能表注： 1、 输入信号和输出信号采用两位对折列表， 节省表格占用的空间， 如： A1/A3对应的列取值相同，结果和值1/3对应的运算是1=A1+B1 和3=A3+B3。请自行验证一下。2、C2 是低两位相加产生的半进位，C4 是高两位相加后产生的进位输出，C0 是低位级加法器向本级加法器的进位输入。四、实验方法与步骤实验方法：采用基于 FPGA 进行数字逻辑电路设计的方法。采 用 的 软 件 工 具 是 QuartusII 软 件 仿 真 平 台 ， 采 用 的 硬 件 平 台 是 AlteraEPF10K20

4、TI144_4 的 FPGA 试验箱。实验步骤：全加器1、编写源代码。打开 Quartus软件平台，点击 File 中得 New 建立一个文件。编写的文件名与实体名一致，点击 File/Save as 以“.vhd”为扩展名存盘文件。VHDL 设计源代码如下：数据流描述：2、 按照实验箱上 FPGA 的芯片名更改编程芯片的设置。 点击 Assign/Device,选取芯片的类型,选择“Altera 的 EPF10K20TI144_4”3、编译与调试。确定源代码文件为当前工程文件，点击 Complier 进行文件编译。编译结果有错误或警告，则将要调试修改直至文件编译成功。4、 波形仿真及验证。

5、在编译成功后， 点击 Waveform 开始设计波形。 点击 “insert the node” ,按照程序所述插入节点，设置输入信号的波形，给予适当的信号激励，点击保存按钮保存。然后进行功能仿真，选择菜单 Processing-Generate Functional Netlist 命令产生功能仿真网表，选择菜单 Assignments-Setting 下拉列表中选择 Simulator input ,在右侧的 Simulation mode 下 拉 列 表 中 选 择 Functional ， 完 成 设 置 ； 选 择 菜 单 中 的Processing-Start Simulation

6、 启动功能仿真，然后查看波形报告中的结果5、时序仿真。选择菜单 Assignments-Setting 下拉列表中选择 Simulator input ,在右侧的 Simulation mode 下 拉 列 表 中 选 择 Timming ， 完 成 设 置 ； 选 择 菜 单 中 的Processing-Compiler Tool 命令，单击 Start，执行全编译，然后选择菜单中的Processing-Start Simulation 启动时序仿真，然后查看波形报告中的结果6、FPGA 芯片编程及验证。（1）进行目标器件的选择及管脚分配：选择菜单 Assignments-Pins 命令，弹

7、出包含器件顶层视图的窗口，以不同颜色的和符号表示不同类型的管脚，并以其他的符号表示 I/O 块，双击节点一行的 Location 列的空白格弹出管脚列表， 本实验均选择 I/O 管脚。 分配完管脚后，选择菜单 Processing-Compiler Tool 命令，单击 Start，执行全编译，更新。（2）编程下载及硬件测试：将实验板连接都电脑上，选择 Tools-Programmer 命令进入下载窗口，单击 Start 进行下载当 Process 栏中出现 100%则下载成功。4 位串行加法器1、 新建一个工程，工程名与文件名相同，将全加器的 vhd 文件复制到该工程下，在工程中打开，并产生

8、 bsf，以将全加器作为一个子模块在该工程中调用。2、 绘制逻辑图。打开 Quartus软件平台，点击 File 中得 New 建立一个文件，按照原理中所述的逻辑图进行连接，点击 File/Save as 以“.bdf”为扩展名存盘文件。3、 进行全编译。【注】 ：后面的步骤与全加器相同，这里不再赘述。4 位先行进位全加器1、 绘制逻辑图。打开 Quartus软件平台，点击 File 中得 New 建立一个文件，按照原理中所述的逻辑图进行连接，点击 File/Save as 以“.bdf”为扩展名存盘文件。2、进行全编译。【注】 ：后面的步骤与全加器相同，这里不再赘述五、实验结果与分析全加器1

9、、编译过程a)编译过程、调试结果首先是选择 Processing-Analyze Current File 命令进行语法检查然后选择 Processing-Start-Start Analysis&Synthesis 命令进行综合分析b)结果分析及结论：代码的书写、结构及逻辑都是正确的，编译成功。2、功能仿真a)功能仿真过程及仿真结果功能仿真过程：点击 ProcessingGenerate Functional simulation Netlist 产生仿真网表，点击 Assignmentssettingssimulator settings，在 simulation mode 下拉选

10、项中选择Functional,点击 OK。点击 ProcessingStart simulation 进行功能仿真。b)结果分析及结论： 对比波形图与真值表，发现结果完全符合，所以仿真的结果正确，说明电路设计正确， 。3、时序仿真【注】 ：时序仿真是在功能仿真的基础上延时，即输出滞后，这里不在附图。四位串行加法器1.功能仿真【注】 ：过程与全加器相同，这里只附仿真波形图结果分析及结论：观察功能仿真图可知，当 x30+y30=16 时，s30= x30+y30-16，cout=1，即进位，输出为 1。符合四位串行加法器的逻辑功能，仿真正确。当 CIN 为 1 时，S 为 X+Y 进一位的末位，COUT 为首位；当 CIN 为 0 时，S 为 X+Y 不进位的末位，COUT 为首位。仿真结果符合四位串行加法器的逻辑功能。2. Programming 芯片编程a)芯片编程过程：1.分配管脚2.下载b)编程芯片 FPGA 验证结果：c)结果分析与结论：将 X 输入 3，Y 输入 12，CIN 输入 0,分别对对应管脚进行改变，可观察到99、98、97、96 管脚亮起，108 管脚不亮，即 S 输出 16，不进位。下载与仿真结果一致，验证正确