cmosLNA学习历程

1、噪声：电阻热噪声 均方根噪声电压 4kTRf ； mos管漏极均方根噪声电流 4kTgd0f  ；栅噪声均方根噪声电流 4kTggf；其它噪声只有  在特定条件下变得明显，才需要考虑。其中=2。注：推导噪声的二端口网络，令噪声系数的表达式求导为零，可以求出使噪声最小时满足的条件，但这个条件和功率最大传输的条件一般不相同，所以噪声和功率不能同时达到最优。低噪放指标：一般在工作带宽内：电压增益Av=20dB左右；S11=-10dB左右； NF为4dB左右，三阶截点一般5dB左右，1dB压缩点要比三阶小10dB左右；功耗一般小于10mW。满足了这类的放大器，叫

2、做低噪放LNA。输入级对整个接收机的性能影响颇为重要，所以要尽量的降LNA结构：首先为了功率匹配，有并联输入电阻的共源放大器，并联-串联放大器，共栅放大器以及具有电感的源端负反馈放大器。第一种会使信号衰减，并引入电阻噪声；第二种常用来宽带设计，但是本身的热噪声也会很大程度影响电路性能；第三种，信号从源端看进去阻抗为1/gm 所以合理控制尺寸和偏置可以达到50欧姆匹配，在高频和考虑栅电流噪声的情况下，噪声系数明显变差。第四种是窄带低噪放普遍采用的基本结构。为了增加设计的自由度，栅极也增加了电感。wt*L为等效电阻实数部分，让其等于50即可。设计中如果追求噪声系数最小往往器件尺寸和功耗都会出现非常

3、不合理的情况。但是到最后噪声系数变化的非常缓慢，这提示我们可以不必追求最小的噪声，比最小噪声稍微大一点，而使功耗和尺寸满足我们的要求，这显得更加合理。所以推导出在功率约束下的最优宽度W=1/3LCoxRs。然后相应的推导出栅电容和Ls，Lg，还有为了很好地抑制输出和输入谐振调谐回路的相互影响，采用共源共栅结构。这种共源共栅结构上下管子的栅漏重叠电容可能会显著的减小从M1的栅和漏看进去的阻抗，使噪声性能和输入匹配都变差。把共栅的源区与共源的漏区合并在一起可以缓解这个问题。这个需要在版图设计时候考虑。由于用于反馈的电感不是很大，而键合线的寄生电感为1nH/mm 所以单端结构受寄生参数影响严重。采用

4、差分结构可以抑制这种效应。再上传一篇文章，这篇Tomas lee 指导的1.5G LNA， 97A 1.5-V, 1.5-GHz CMOS Low Noise Amplifier.pdf (429.55 KB) 并不是第一篇CMOS低噪放的文章，但是其设计方法讲述比较详细。首次将Ziel关于Gate Induced Noise引入到LNA的噪声分析 再来一篇Ziel 1970年关于噪声分析的相当长的一篇文章 Noise in Solid-state Devices and Lasers.pdf (2.77 MB) 后来Zie

5、l 也出了一本书，其实作为应用来说，对于Ziel的文章可以适当研究就可以了。关键是Tomas lee的那篇文章要看好。对于Tomas 的那篇文章上来分析的4中CMOS低噪放结构可以说应用比较普遍了，而且对于此文采用的电感负反馈结构也在Rofougaran的JSSC的文章里有介绍了。 00508199.pdf (1.38 MB) 基本Tomas的书是根据0.35um工艺介绍的。对于再短沟道的180nm和90nm有些参数需要有很大的变化。文章的亮点在于对于噪声的分析，提出了优化的方法。之前的文章分析电感负反馈结构CMOS LNA都是分析了 channel therma

6、l noise 和 gate resistance noise。而后者可以采用插指结构和salicide工艺来得到很好的抑制。所以导出来的公式让我们臆断随着Q值的增大会出现NF逐渐减小的趋势，最后趋近于1. 从实际来考虑说明这是不可能的。也说明了我们单方面只考虑着两种噪声是不完善的。所以Tomas lee将Zeil大师关于噪声分析中的 gate induced noise 引入到LNA的噪声分析中。得到了更合理的解释。一个很好的考量认为：随着Q值的增大，NF先是下降。然后当Q值上升到一定程度后，gate induced noise开始占主导地位，随着Q值的增大，噪声开始上升。所以会出现一个最小

7、点。这只是理论的考量分析，还需要更确切的公式分析。这些在Ziel的文章里也有计算。通过引入相关系数的概念，将gate induced noise分解为和沟道有关和无关的两部分。然后计算出了总的噪声公式。得出的这个是关于Q的一个反比例项，常数项，和一次项的公式，所以在Q取某个值的时候，必然会达到F的最小值。话虽如此，但是各次项的系数却仍是和偏置工艺等有关的，这些可以看成是和功率P和过驱动电压有关的方程。所以将Q也变换成P和过驱动的函数。为了方便引入了一个参数。实际F变成了P和的关系式。对于含有两个变量的函数求极值有点困难。这个的三维图可以想象成一个长条形峡谷。峡谷内部沿峡谷下降的方向变化平坦。虽

8、然可以，找到峡谷的最低点，但是这个最低点所带来的代价可能是很大的。比如说为了追求最低的NF，可能会导致不适当的宽长比和功耗。所以，采用控制变量法。一种是控制，一种是控制功率。与总的跨导Gm有直接关系，所以第一种也叫固定Gm的方法。从多方面因素来讲最后选定了一定功率下的噪声优化方法。一般Q要选的大一些，因为比最优的Q大一些不会引起太大的NF变化，而Q比最优Q小的话，会带了NF的极度恶化。这篇文章主要讲的是加入了gate induced noise后LNA的优化方法问题。提到噪声不得不说在芯片中占有重要地位的电感。电感本身是具有电阻的，如果电感的电阻太大（可以和Rs相比拟），那么电感带来的噪声将是

9、不可忽视的，这一点尤其在工作频率比较低的时候更加明显（要求Cgs和L都比较大）。增加Cgs无疑会更大的增加功耗，一般功耗控制在10mw内为好。那从改善L入手，L的电感值（螺旋电感）和半径，以及匝数成正比，相对来说和电感的线宽关系不是很大，所以增加线宽来减小电阻是我们的不二之选。但是。增加线宽肯定会带来电感面积的极度膨胀。使得版图面积大增。所以做好各方面的trade-off太重要了。再传一篇比较老的文章吧，96年的JSSC 的一个900M的LNA和MIXER，内容阅读的不是很多，但是其LNA中电流复用的技术或许能在以后设计中有些用处，先暂存起来。 96A 2.7-V 900-MHz C

10、MOS LNA and Mixer.pdf在具体实际应用中，对于结构来说，输入一般都是Tomas lee的结构，注意这种结构没有考虑pad电容和如果加入ESD的电容，大概这两个电容每个100f左右，这个也要根据具体耐压设计而定。对于加入这两个些电容的影响，在设计输入级的时候发现，NF得到了减小，所以出现了小于1dB噪声系数CMOS LNA的论文，具体分析那篇论文暂时未找到，等找到了传上来。对于不加入这些电容的分析，基本流程是这样的，根据栅宽公式得到栅宽，其实这个也不完全是必须精确的，本身公式就是估计值。然后设计功率约束，譬如1.8V的supply voltage 如果设计9mw的功率，那么Id

11、电流为5mA，然后设计偏压，调节使id为5mA，再然后求Ls=Rs/wt。对于截止频率的求法还不太清楚 ，我们先可以大概算一下，然后仿真时候再修正。gm可以在仿DC调节id的时候print得到，那么cgs，如果按照给的cgs算的话 会偏小，一般可以大概用4/3WLCox 而不是2/3. 只是计算，不必太较真。然后求电感Lg，其实Lg的计算用的电容也用刚才算到的Cgs。然后需要sp仿真，仿真前设置好port号和阻抗。在result form里sp仿真中的ZP 的Z11的虚步为零的点可以认为是共振频率点，而此处的实部值为此时阻抗。调节Ls使实部为50多一点。因为Ls大一点对于电路的影响比小的时候带

12、来的偏移小。不要让Ls不足。然后再调节Lg使共振点频率移到设计频率。单级的话，设计负载可以用RLC并联的结构。调节R可以调节负载，进而调节增益。通过LC调节谐振频率。但这样设计出来的阻抗不是匹配到了50欧姆，额外的三端口匹配器，才能匹配到50欧姆以供频谱，网分等测试。如果采用两级结构固然增益会变大，而第一级如果负载采用LC谐振方式，导致第一级负载无穷大，第二级的栅压输入也特别大，最后的增益也相当大。在5mA电流下单级可以设计NF小于2dB，S21在15dB左右，S11可以在-20左右。三阶截点在-5dbm左右。但是注意一点，Tomas lee也讲了，这种设计出来的噪声曲线的最低点和阻抗匹配的最

13、优点有一定偏差的。大概为4/5吧，即最优匹配在5G，那么噪声最优点在4G，但是还是以功率匹配为主，因为这个是窄带匹配，如果功率匹配偏差一点，会导致严重的后果。不过不用太担心，因为即使不是最优噪声匹配点，那此时的噪声比最优一般大0.2个dB以内吧。所以性能偏差不大。还有一点对于输出匹配网络也可以看Z22来调节输出阻抗和谐振等。对于用pSS方法测试的IIP3可能不准，或者图形上是很不规则的曲线，建议用PAC来测IIP3，而且速度也快。NF可以用SP来测，不过建议Pnoise来测，这样可以在result里print噪声来源和比重。补充一些修改一些内容吧。首先是补充一个workshop 在3楼的wor

14、kshop和这个作为互补吧，结合着看。 LNA_workshop_instruction.pdf (2.24 MB) 然后对于前面讲的电感的电阻值和线宽的关系只限定为静态电阻。或者更正一点说，电感对于噪声的贡献是由于电感的Q值引起的，电感的Q值越高，其产生的噪声越小。电感的q值低频时候和线宽成正比，高频时候由于寄生的一些参数导致q值下降。所以，不能一概而论q值和线宽的关系最好根据自己需要的电感值，实际仿真一下。电感的q值计算很简单，虚部比上实部就是了。虚实部可以用sp仿真的ZP参数来看。还有注意仿真pac的时候频率要设定成变量，否则会出问题（这个有点基础，呵呵）。

15、还有相当重要的一点，实际做出来的LNA噪声性能肯定要变坏，这一点不仅是由于寄生参数引起的，也说明了仿真模型的不完善造成的，比如我们通用的bsim3v3模型里面是没有加入gate induced noise的所以。这个还有待各位高手为了更精确的噪声模型而奋斗呀。好久没有传论文了，cmos LNA可以追溯到上世纪90年代，但是除了Tomas Lee那篇经典点的文章外，其它文章分析的要不是不详细，要不就是可行性有点差，反正如果是可行的部分，基本都会被后来引用的，所以直接来一篇01年的JSSC 01A Sub-1-dB NF 2.3-kV ESD-Protected 900-MHz.pdf&

16、#160;(218.6 KB) 这篇文章从题目可以知道，主要在Lee的文章上加入了ESD（其实这么说有点不负责任，毕竟人家还是有很多创新点的，只是为了理解才这么说），而且NF小于1dB。 结构上来说，Lg电感采用片外电感（肯定这个Q值很高），偏置电路采用了带运放的结构，迫使M2的电流固定。而基准电流采用片外可控方式（注：一般偏置都是片外可控的，因为由于某些原因，为了增加可调性和使测试性能优良，我们会通过改变片外偏置来适当调节），这也是控制功率的一种方式。负载采用R，L，C并联方式。我们知道这种电路的Gm=gm*Q=wt/2w0*Rs .所以，Gm基本是定值，可以通过提高输出阻抗来提高

17、增益。对于偏置电路一般取值为主电路的1/10左右的电流，这是保证性能和功耗的综合考虑的结果。M2的宽长比一般我们选和M1一样，不过，应该考虑到M2带来的噪声为Cd/gm2 ，而且M2的宽长比影响M1的gama值，还有M2的宽长比也会影响功率增益，还有输入端看到的米勒电容。所以M2的设计要综合以上4个考虑。考虑到M1的栅寄生电容的影响，Lg的取值要比实际的小一些。也有文章提到而Ls的取值要比实际的大一些。ESD一般都是两个反向的二极管，由于有了额外的电容，导致增加了沟道热噪声的影响也见笑了功率增益。所以我们选取pad和两个二极管的大小一般都是在满足一定静电保护的要求下而尽量的小。一般±

18、3KV的要求下，两个ESD引入100fF左右电容。对于输出由于已经有个大的负载电容了，所以ESD引入的电容可以忽略，但是加ESD只能加一个，因为两个的话输出会给你一个固定的电位，会限定输出范围。在输入的pad下面加上metal1并接地，可以减小衬底电阻的损耗。而且在metal下面做了一个N的外延层（这个属于工艺的东东，不是很了解）。用了5个焊盘接地来减小寄生的电感，也可以每个pad上多bond些线，4-6条吧。为了测试，因为输出匹配的不是50欧姆需要额外的电路来做匹配。再上传一篇JSSC的LNA文章，01年意大利人写的。 01A 2-dB Noise Figure 900-MHz D

19、ifferential.pdf (223.08 KB) 基本原理还是电感负反馈这篇文章主要的几个特点：采用了电流复用技术（和我在9楼传的最后一篇论文想法一样）。建立中等反型区模型（对托马斯那篇文章的改善）采用差分结构（也是对单端的改进）增益可控首先注意一个有意思的说法，我们知道如果功率大的话肯定性能比较好。但是如果2.7v的电压给上8mA的电流，功耗就是21.6mW，所以本文介绍说电流，和电压，而不去说功耗。采用电流复用技术，想法上是可以提高性能两倍，但是由于pmos和nmos的截止频率热电子噪声呀都不太一样，所以性能不会提高到两倍。电流复用技术可以简单的这样理解：如果mo

20、s管的宽度一定的话，那wt只与偏置有关系了，也就是电流。跨导公式也可以看出Gm=wt/2w0*Rs所以也只跟wt有关系了，也就是只跟电流有关系了。由NF公式可以看出，噪声的后半部分和wt也是反比关系，所以提高电流对于改善电路所有性能都是有帮助的。但是电流提高功耗会加大，特别是限制功耗的情况下，电流复用就是一个好办法。两个非理想因素说明这个想法有缺陷npmos的截止频率不相同，噪声系数也不同对于mA电流，输入的管子一般工作在中等反型区，需要适合的噪声模型。在强反型区电流是由于漂移引起的，噪声是热噪声。而在弱反型区，电流是扩散引起的，噪声是闪烁噪声。所以文中采用指数方式，并且结合了两种噪声公式，产

21、生了一个新的沟道噪声的公式。对于栅诱导噪声，还是和之前的研究一样，并且相关系数也选用了0.4j最后得到噪声公式。这个公式也就是这篇论文的亮点，但是也是比较没用的东西。相当于是在Tomas的公式上做的修正。有用的结果是噪声上升了，而且对应的最优噪声栅宽下降了。最优由电脑得出了近似的逼近公式。下面改设计电路了，较先前的没有电流复用的技术，各个参数确定都是一个一个推导出来的。前面有写过了。但是对于这个电流复用的电路，设计灵活性又增加了。譬如说要求输入阻抗为50欧姆，那pmos和nmos两路并联之后达到50欧姆就可以了，两个栅宽又可以变动，这就变成了4个参数了，我们认为pmos和noms的噪声是不相互

22、依赖的。那分别可以用图表示不同阻抗下的噪声系数。找到最优的Nmos的电阻也就同时得到了Pmos的最优电阻，相应由上面提到的逼近公式得出最优栅宽。也可以用噪声和两个栅宽的三维曲线来得到最优栅宽。最终我们得到的结论是节省了一倍的电流，或者是同等电流下，我们用电流复用技术，实际噪声要比单纯用两倍电流大1.25倍，主要是p型mos和n型mos的截止频率不同，随着工艺的提高这个不同在缩小。所以工艺提高下，电流复用技术更实用。实际电流实现：采用电流复用的共源极，而后用共栅极和负载LC谐振输出，第一级和第二级之间的电压由MOS管控制起调节增益的作用。输出为了测试阻抗匹配方便，做了一个源跟随器的buffer1，性能指标单位增益带宽150Mhz，增益60dB2，采用两级运放，自给差分折叠型共源共栅，电流镜模式放大器，这三种结构中：两级运放增益比较容易，GB需要对输入级跨导要求较高，而相位裕度对输出级 跨导要求高，这与输出级增益矛盾；折叠式共源共栅结构增益实现也较容易，GB和两级运放要求一样，然而由于输出阻抗较大，又不受相位裕度的影响，功耗可以 降低；电流镜模式放大器GB对输入级跨导要求较低，但会提高输出级电流，对提高增益又困难，另外镜像极点有可能影响相位裕度，所以电流镜输出比不宜过高。3，至于可以用到什么地方，对于外部放