西南交通大学电气工程学院

1、2022-5-3西南交通大学电气工程学院1第五章第五章 存储器存储器主要内容主要内容 8086三组系统总线的形成 访问存储器的方法和总线周期的概念 常用存储器芯片，容量、引脚 多分体主存的实现方法 存储器系统地址译码方法 8位和16位系统存储器扩展方法2022-5-3西南交通大学电气工程学院2ROM：利用二极管等开关器件的击穿特性等存储信息。数据只能读出不能写入，且断电后不会丢失。一般用于存放操作系统程序或用户固化程序。第第1节节 半导体存储器芯片半导体存储器芯片存储器（内存）的分类存储器（内存）的分类SRAM：用双稳电路存储信息；DRAM：用电容存储的电荷来存储信息。数据可以随机存取（写入读

2、出），但断电后将丢失。一般用于存放工作时的临时数据。2022-5-3西南交通大学电气工程学院3第第1节节 半导体存储器芯片半导体存储器芯片存储芯片内部结构存储芯片内部结构地 址寄 存译码器数据I/O通道读写控制电路ABDBCBR/W存储体2022-5-3西南交通大学电气工程学院41）数据线：传送读/写数据。第第1节节 半导体存储器芯片半导体存储器芯片存储芯片的外部引脚存储芯片的外部引脚2）地址线：输入地址。 数量决定于芯片的容量。 容量为2MN ，数据线和地址线分别应有N和M根。3）控制线； 读控制线 RD* 或 OE* 写控制线 WR* 或 WE*：ROM没有。4）片选线：CE* 或 CS*

3、，确定访问单元所在的芯片。2022-5-3西南交通大学电气工程学院5举例：举例：第第1节节 半导体存储器芯片半导体存储器芯片A10-A0D7-D06116WEOECESRAM,2K8A7-A0Dout2164WERASCASDRAM,64K1DinA12-A0D7-D02764OECEPGMEPROM,8K88A12-A0D7-D02864WEOECEE2PROM,8K82022-5-3西南交通大学电气工程学院6地址线：送出单元地址，单向；数据线：传送数据，双向；控制信号线：控制数据传送。第第2节节 CPU对内存的访问对内存的访问CPU的相关引脚的相关引脚80868088Z80功能说明AD15

4、-0AD7-0D7-0地址/数据分时复用线A19-16A19-8A15-0地址线M/IO*IO/M*MREQ*M、IO接口访问控制RD*读控制（低电平有效）WR*写控制（低电平有效）2022-5-3西南交通大学电气工程学院7CPU的引脚直接或通过外部电路形成系统总线，再与存储器的对应引脚相连。1）地址/数据线分开的CPU：直接由CPU引脚形成；2）地址/数据线分时复用的CPU：通过外部地址锁存地址锁存器器、数据缓冲器数据缓冲器分别形成AB和DB。3）如果CPU所带负载较多，也可外加电路以增强总线的驱动能力。第第2节节 CPU对内存的访问对内存的访问系统总线的形成系统总线的形成2022-5-3西

5、南交通大学电气工程学院8例：Z80CPU，8位，A/D分开。第第2节节 CPU对内存的访问对内存的访问RDWRMREQDBABZ80MD7-0A15-02022-5-3西南交通大学电气工程学院9例：8086、8088，A/D分时复用。(P.54)第第2节节 CPU对内存的访问对内存的访问RDWRM/IODBAB8086M地 址锁存器数 据收发器BHEA19-16AD15-0ALEDENDT/RBHE2022-5-3西南交通大学电气工程学院10总线周期：CPU占用总线对M进行一次访问所需的时间。机器周期：CPU执行所有操作的时间刻度，决定于主频脉冲。（时钟周期、T状态）第第2节节 CPU对内存的

6、访问对内存的访问例：8086CPU的一个总线周期至少由4个T状态构成。每访问一次内存，在4个T状态依次完成不同的基本操作。T1发地址发M/IOT2发RD/WRT3传送数据T4结 束CPU的总线周期（的总线周期（P.61，P.222）2022-5-3西南交通大学电气工程学院11指令周期：CPU执行一条指令所需的时间。 包括执行指令规定的访存操作（取指令、取操作数）、CPU内部的运算操作等。第第2节节 CPU对内存的访问对内存的访问例如： ADD AL，1000H 取指令需1个总线周期；取源操作数需1个总线周期。共需要2个总线周期。一个指令周期一般由若干个总线周期构成。例如： ADD 1000H，

7、AL 取指令需1个总线周期；存取操作数需2个总线周期。共需要3个总线周期。2022-5-3西南交通大学电气工程学院12第第2节节 CPU对内存的访问对内存的访问主存由若干字节单元构成，每个单元放8位数据。8位和准16位CPU每次从内存读取一个字节，因此所有内存单元统一编址，不分体。16位CPU每次可以读取16位数据，因此所有字节单元构成2分体主存，每两个字节单元合起来构成一个字单元。16位CPU也能只读取1个字节。因此2个分体中的每个单元也都能独立访问。多分体主存多分体主存2022-5-3西南交通大学电气工程学院13第第2节节 CPU对内存的访问对内存的访问8086存储器的奇偶分体（二分体主存

8、）D7-0D15-8A19-1SELBHEA0高位库奇地址库低位库偶地址库SEL2022-5-3西南交通大学电气工程学院14第第2节节 CPU对内存的访问对内存的访问D7-0D15-8A19-1BHEA0100AH100BH1008H1009H1006H22H1007H1004H11H1005H1002H11H22H1003H1000H1001HMOV AL,1002HMOV AL,1003HMOV AX,1002HMOV AX,1005H8086对二分体主存的访问A0=0,BHE=1A0=1,BHE=0A0=0,BHE=0 A0=1,BHE=0 地址加1，使 A0=0,BHE=12022-5

9、-3西南交通大学电气工程学院15第第3节节 主存系统主存系统扩展与地址译码扩展与地址译码例： 2114芯片容量：1K4 设计容量：256 KB=256K8 共需芯片数=256K8/(1K4)=512 (片)主存系统扩展主存系统扩展：选用多个存储器芯片构成较大容量的主存系统。主存逻辑设计（芯片的扩充）主存逻辑设计（芯片的扩充）在确定了所用的存储芯片后，根据芯片容量和设计容量，计算所需芯片数，相应地进行位和地址的扩展。所需芯片数的计算：2022-5-3西南交通大学电气工程学院16第第3节节 主存主存系统扩展与地址译码系统扩展与地址译码位扩展：将单元位数扩展为8位或16位。1）数据线：所有芯片的数据

10、线相拼接拼接构成8位或16位数据线，再与DB对应相连。2）地址线：所有芯片的地址线同名并联后与AB对应连接；3）控制线：所有芯片的读/写控制线并联再接CB；4）片选线：所有芯片的片选线并联后接地址译码电路的同一输出同一输出。2022-5-3西南交通大学电气工程学院17第第3节节 主存主存系统扩展与地址译码系统扩展与地址译码位扩展与多分体结构的区别l两者都是扩展存储器单元的位数；l位扩展将各芯片作为一个整体进行访问，每次操作必须对各芯片中的若干单元同时进行；l多分体结构中各分体中的芯片可以同时访问，也可独立访问。2022-5-3西南交通大学电气工程学院18第第3节节 主存主存系统扩展与地址译码系

11、统扩展与地址译码例： 2114芯片容量：1K41K8。CSWEI/O1I/O4A0 A1 A9A0A9-0A9D7-0WE译码器输出D0D3D4D7A0A9CSWEI/O1I/O4A0 A1 A91 1# #2 2# #2022-5-3西南交通大学电气工程学院19第第3节节 主存主存系统扩展与地址译码系统扩展与地址译码地 址1#2#0000H0H1H0001H2H3H03FFHEH2H地 址数据0000H10H0001H32H03FFH2EH2022-5-3西南交通大学电气工程学院20第第3节节 主存主存系统扩展与地址译码系统扩展与地址译码字扩展 （存储容量的扩展）：位数不变，增加单元的个数。

12、1）数据线：同名并联后与AB对应连接；2）地址线：同名并联后与DB对应相连。3）控制线：所有芯片的读/写控制线同名并联再接CB；4）片选线：各组（位扩展得到的组）片选线分别接地址译码电路的不同输出不同输出。2022-5-3西南交通大学电气工程学院21第第3节节 主存主存系统扩展与地址译码系统扩展与地址译码D0 D7CSA0 A1 A10WED0D7CSA0 A1 A10WEA10-0A10D7-0OE译码器OEOEWEY2Y1例： 6116芯片容量： 2K8 4K8。D7D0D7D0A0A10A01 1# #2 2# #2022-5-3西南交通大学电气工程学院22第第3节节 主存主存系统扩展与

13、地址译码系统扩展与地址译码地 址数据0000H10H0001H32H07FFHABH0800H20H0801H30H0FFFH2EH1#芯片芯片2#芯片芯片2022-5-3西南交通大学电气工程学院23第第3节节 主存主存系统扩展与地址译码系统扩展与地址译码系统地址总线中的低位直接与各芯片的地址线相连，用于片内单元选择；余下的高位和某些控制信号组合译码后得到各芯片的片选信号。例例：为8088系统扩展主存系统，要求设计容量为256KB=218B，芯片容量为215B。 则20位地址总线A19-0中，最低15位A14-0用于芯片内单元选择， 余下的高位A19-15译码后作为芯片的片选信号。地址译码地址

14、译码2022-5-3西南交通大学电气工程学院24第第3节节 主存主存系统扩展与地址译码系统扩展与地址译码常用地址译码器74LS138ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774LS1391A1B1G2A2B2G1Y01Y11Y21Y32Y42Y52Y62Y72022-5-3西南交通大学电气工程学院25第第3节节 主存主存系统扩展与地址译码系统扩展与地址译码译码方法线选法：高位地址线不经过译码，而是每根地址线分别直接与芯片的片选信号相连。1#6264CE1A1202#6264CE2A1203#6264CE3A12013A15A13A14A1202022-5-3西南交通大学电气工程学

15、院26第第3节节 主存主存系统扩展与地址译码系统扩展与地址译码11A1511A1400A131100A0A121#：地址范围C000HDFFFH11001111002#：A000HBFFFH00111111003#：6000H7FFFH2022-5-3西南交通大学电气工程学院27第第3节节 主存主存系统扩展与地址译码系统扩展与地址译码全译码法：未参与片内单元选择的高位地址线全部参与译码。1#27128CE1A1302#27128CE2A1303#27128CE3A1304#27128CE4A13013A14A15A130译码器Y0Y1Y2Y32022-5-3西南交通大学电气工程学院28第第3节

16、节 主存主存系统扩展与地址译码系统扩展与地址译码00A1500A1410A1310A01#：地址范围0000H3FFFH001110102#：4000H7FFFH110010103#：8000HBFFFH111110104#：C000HFFFFH2022-5-3西南交通大学电气工程学院29第第3节节 主存主存系统扩展与地址译码系统扩展与地址译码部分译码法：高位地址线中只有一部分参与译码，剩下的不参与译码。1#CE1A1002#CE2A10011A11A12A100译码器3#CE3A1004#CE4A100Y0Y1Y2Y32022-5-3西南交通大学电气工程学院30第第3节节 主存主存系统扩展与

17、地址译码系统扩展与地址译码A15A14A13 1#地址范围 2#地址范围 0 0 0 0000H07FFH 0800H0FFFH 0 0 1 2000H27FFH 2800H2FFFH 0 1 0 4000H47FFH 4800H4FFFH 0 1 1 6000H67FFH 6800H6FFFH A15A14A131000A0A121#：00A1110A102022-5-3西南交通大学电气工程学院31第第3节节 主存主存系统扩展与地址译码系统扩展与地址译码特点比较：1）线选法线路最简单，不需要译码电路。 寻址能力有限，还有很多地址不能用。 若只用高位地址线，将造成地址不连续。2）全译码法 寻址

18、能力强，且地址连续且无重叠。 译码电路复杂。3）部分译码法 存在地址重叠。 2022-5-3西南交通大学电气工程学院32第第4节节 主存主存系统分析与设计举例系统分析与设计举例例例：用6116芯片（2KB）为Z80设计存储器。 1）求总的存储器容量； 2）分析各芯片的地址范围。C1CE1A100C2CE2A100C3CE3A10011A100138A11A12A13ABCG1G2AG2BA14A15MREQY0Y1Y22022-5-3西南交通大学电气工程学院33第第4节节 主存主存系统分析与设计举例系统分析与设计举例解解：1）共3片6116实现字扩展，每片容量为2KB， 则总容量为 32KB

19、= 6KB00A1511A1400A1311000000A0A10A11A12C1：4000H47FFH地址范围138A11A12A13ABCG1G2AG2BA14A15MREQY0Y1Y2 2）分析地址范围。2022-5-3西南交通大学电气工程学院34第第4节节 主存主存系统分析与设计举例系统分析与设计举例00A1511A1400A1311100010A0A10A11A12C2：4800H4FFFH00A1511A1400A1311010001A0A10A11A12C3：5000H57FFH2022-5-3西南交通大学电气工程学院35第第4节节 主存主存系统分析与设计举例系统分析与设计举例例

20、例：同上例，但译码器修改如下。138A11A12A13ABCG1G2AG2BA14 MREQY0Y1Y2CE1CE2CE32022-5-3西南交通大学电气工程学院36第第4节节 主存主存系统分析与设计举例系统分析与设计举例解解：分析地址范围。A1511A1400A1311000000A0A10A11A12C1：4000H47FFH地址范围：4000H 47FFH（基本地址区） 或：C000H C7FFH（重叠地址区）C000HC7FFH2022-5-3西南交通大学电气工程学院37第第4节节 主存主存系统分析与设计举例系统分析与设计举例A1511A1400A1311100010A0A10A11A

21、12C2：4800H4FFFHA1511A1400A1311010001A0A10A11A12C3：5000H57FFHC800HCFFFHD000HD7FFH2022-5-3西南交通大学电气工程学院38第第4节节 主存主存系统分析与设计举例系统分析与设计举例例例：P.236，Z80系统 1）芯片数的计算 ROM（27128）：16K8，扩展为16KB，需1片； RAM（6264）： 8K8，扩展为16KB，需2片。 2）片选信号的确定 27128：1片，需1个片选； 6264：2片，字扩展。 共需3个片选信号。3）片内地址线的确定： 27128片内地址需14位，A13-0； 6264片内地址

22、需13位，A12-0。2022-5-3西南交通大学电气工程学院39第第4节节 主存主存系统分析与设计举例系统分析与设计举例4）地址分配与片选信号的形成。 00A1511A1400A131100A0A121#62644000H5FFFH00111111002#62646000H7FFFH0000101100271280000H3FFFH2022-5-3西南交通大学电气工程学院40第第4节节 主存主存系统分析与设计举例系统分析与设计举例法1：A13参与译码器的译码，同时作为27128的片内地址线。5）译码电路设计 138A15A14A13CBAG1G2AG2BVCCMREQY0Y1Y2Y3CE1C

23、E2CE3&接27128的A13完整的连接图见P.2372022-5-3西南交通大学电气工程学院41第第4节节 主存主存系统分析与设计举例系统分析与设计举例法2：A13不参与译码器的译码，而是与译码器输出通过逻辑门进行相应的逻辑运算后，得到相应的片选信号。138A14A15ABCG1G2AG2BVCCMREQY0Y1CE31A1311CE1CE22022-5-3西南交通大学电气工程学院42第第4节节 主存主存系统分析与设计举例系统分析与设计举例1）若给定地址范围，设计译码电路时，必须保证地址正确并且确定。2）若未给定地址范围，设计时可自行规定，但必须尽量做到各芯片地址连续，并且无地址重

24、叠。3）设计译码电路时，除了根据各芯片地址确定地址总线的连接外，还必须考虑到有关的控制信号。 如 Z80的MREQ*；8088的IO/M*；8086的M/IO*4）读写控制信号RD*和WR*可直接与存储器芯片的相应引脚相连，也可用于控制译码。说说 明明：2022-5-3西南交通大学电气工程学院43第第4节节 主存主存系统分析与设计举例系统分析与设计举例例例：P.238，8088系统RDWRIO/MDBAB8088373*3245A19-16AD15-0ALEDENDT/R1）总线的形成2022-5-3西南交通大学电气工程学院44第第4节节 主存主存系统分析与设计举例系统分析与设计举例2）芯片数

25、的计算 RAM（62256）： 32K8，扩展为64KB，需2片。 ROM（27256）：32K8，扩展为64KB，需1片；3）片选信号的确定 62256：2片，需2个片选； 27256：1片，需1个片选。 共需3个片选信号。4）片内地址线的确定： 62256和027256芯片容量相同，片内地址都需15位，A14-0。2022-5-3西南交通大学电气工程学院45第第4节节 主存主存系统分析与设计举例系统分析与设计举例5）地址分配与片选信号的形成。 A19A18A17A16A15A14 A0 地址范围1#622562#62256272560 0 0 0 0 0 0 0 0 0 0 0 1 100

26、000H07FFFH0 0 0 0 1 0 0 0 0 0 0 1 1 108000H0FFFFH1 1 1 1 1 0 0 1 1 1 1 1 1 1F8000HFFFFFH2022-5-3西南交通大学电气工程学院46第第4节节 主存主存系统分析与设计举例系统分析与设计举例6）译码电路 138A15CBAG2AG2BIO/MY0Y1接27256片选A19A18A17A16+G1Y7接2#62256片选接1#62256片选2022-5-3西南交通大学电气工程学院47第第4节节 主存主存系统分析与设计举例系统分析与设计举例1）每个分体由若干个芯片构成。每个分体的容量和芯片数相同；2）A19-A1

27、中的低位同时作为所有芯片的片内单元选择，高位分别参与各自分体的译码；3）每个分体分别有自己的译码电路，其输出分别作为分体内各芯片的片选信号；4）两个分体译码电路与高位地址线的连接完全相同，但分别由A0和BHE*控制；4）高低位库数据线分别与16位DB的高低8位相连。8086与与M的连接的连接2022-5-3西南交通大学电气工程学院48第第4节节 主存主存系统分析与设计举例系统分析与设计举例CEA10-0WEOE6116D7-0OEA10-0WECE6116D7-0A11-1WRRDD15-8D7-0译码器&M/IOBHEA19-12译码器&M/IOA0A19-12图5-292022-5-3西南交通大学电气工程学院49第第4节节 主存主存系统分析与设计举例系统分析与设计举例1）芯片数的计算： ROM:16K字/8KB=4；RAM:16K字/8KB=42）系统总线的形成电路（Fig.5-30)3）EPROM子系统设计 16K字，两个分体，每个分体容量分别为16KB。 2764每片容量为8KB，则每个分体需要2片，每片需要一个片选信号。4）RAM子系统设计 基本上同3)。例例：P.2412022-5-3西南交通大学电气工程学院50第第4节节 主存