FPGA关于异步复位、同步释放的总结

1、在带有复位端的D触发器中，当reset信号“复位”有效时，它可以直接驱动最后一级的与非门，令Q端“异步”置位为“1”or“0”。这就是异步复位。当这个复位信号release时，Q的输出由前一级的内部输出决定。然而，由于复位信号不仅直接作用于最后一级门，而且也会做为前级电路的一个输入信号，因此这个前一级的内部输出也受到复位信号的影响。前一级的内部电路实际上是实现了一个“保持”的功能，即在时钟沿跳变附近锁住当时的输入值，使得在时钟变为高电平时不再受输入信号的影响。对于这一个“维持”电路，在时钟沿变化附近，如果“reset”信号有效，那么，就会锁存住“reset”的值；如果reset信号释放，那么这

2、个“维持”电路会去锁当时的D输入端的数据。因此，如果reset信号的“释放”发生在靠时钟沿很近的时间点，那么这个“维持”电路就可能既没有足够时间“维持”住reset值，也没有足够时间“维持”住D输入端的值，因此造成亚稳态，并通过最后一级与非门传到Q端输出。如果reset信号的“释放”时间能够晚一点点，也就是说，让“维持”电路有足够的时间去锁住“reset”的值，那么，我们就可以肯定输出为稳定的“reset”状态了。这一小段锁住“reset”值所需要的时间，就是寄存器的removaltime要求。异步复位、同步释放FPGA设计中常见的复位方式即同步复位和异步复位。在深入探讨亚稳态这个概念之前，特

3、权同学也并没有对所谓的同步复位和异步复位有太多的注意，而在实践中充分感受了亚稳态的危害之后，回过头来细细品味VerilogHDL设计与验证一书中关于复位的章节，可谓受益匪浅。在特权同学以前的代码里大多使用的是异步复位。一个简单的异步复位的例子always(posedgeclkornegedgerst_n)if(!rst_n)b=1b0;elseb=a;我们可以看到FPGA的寄存器都有一个异步的清零端(CLR),在异步复位的设计中这个端口一般就是接低电平有效的复位信号rstn。即使说你的设计中是高电平复位，那么实际综合后会把你的复位信号反向后接这个CLR端。一个简单的同步复位的例子always(

4、posedgeelk)if(!rst_n)b=1b0;elseb=a;和异步复位相比，同步复位没有用上寄存器的CLR端口，综合出来的实际电路只是把复位信号rst_n作为了输入逻辑的使能信号。那么，这样的同步复位势必会额外增加FPGA内部的资源消耗。那么同步复位和异步复位到底孰优孰劣呢？只能说，各有优缺点。同步复位的好在于它只在时钟信号clk的上升沿触发进行系统是否复位的判断，这降低了亚稳态出现的概率；它的不好上面也说了，在于它需要消耗更多的器件资源，这是我们不希望看到的。FPGA的寄存器有支持异步复位专用的端口，采用异步复位的端口无需额外增加器件资源的消耗，但是异步复位也存在着隐患，特权同学过

5、去从没有意识到也没有见识过。异步时钟域的亚稳态问题同样的存在与异步复位信号和系统时钟信号之间。再看下面一个两级寄存器异步复位的例子always(posedgeelkornegedgerst_n)if(!rst_n)b=1b0;elseb=a;always(posedgeclkornegedgerst_n)if(!rst_n)c=1b0;elsec=b;正常情况下，elk的上升沿c更新为b,b更新为a。一旦进入复位，b,c都清零；但是我们不能确定复位信号rst_n会在什么时候结束。如果结束于b_regO和e_reg0的launehedgestup,launehedge+hold时间只外，那么一切

6、都会正常。但如果恰恰相反，会出现什么情况呢？rst_n的上升变化出现在了elk上升的建立保持时间上，此时elk检测到的rst_n的状态就会是一个亚稳态（是0是1不确定）。从代码里我们看到如果此时b_reg0和e_reg0认为rst_n为0，那么依然保持复位清零，而如果认为rst_n为1，那么就跳出复位。因为此时的rst_n的不确定性，就可能出现4种情况，即b_reg0和e_reg0都复位或者都跳出复位，再或者一个复位一个跳出复位。那么后者就会造成了系统工作不同步的问题，在这个简单的两级异步复位实例中这种危害表现的并不明显，但是我们试想一个大的工程项目里众多的寄存器出现如此情况又会是如何一番景象呢？上面的分析似乎都让人意识到同步复位和异步复位都不可靠，那么如何将两者结合，取长补短呢。异步复位、同步释放always(posedgeelk)rst_nr=rst_n;/rst_nr=rst_n;/现将异步复位信号用同步时钟打一拍always(posedgeclkornegedgerst_nr)if(!rst_nr)b=1b0;elseb=a;always(posedgeclkorne